JPH04223618A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像信号処理等に使
用される水平方向の分周器等として用いられる計数回路
を有する半導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体技術の向上に伴い、高集積
化された画像メモリや微細加工された固体撮像素子等の
半導体素子が開発され、利用されるようになってきた。 また、それらの半導体素子の開発に伴い、高度な映像信
号処理が求められるようになり、映像信号処理用の半導
体装置の開発が盛んになっている。

【０００３】以下に、従来の半導体装置について説明す
る。図３は、従来の半導体装置における映像信号処理に
用いられる同期式５ビット・バイナリ・コード・カウン
タの回路図を示している。図３において、３００は基本
クロックの入力端子である。３０１は最下位ビットのＤ
フリップ・フロップであり、３０２は下位から２ビット
目のＤフリップ・フロップであり、３０３は下位から３
ビット目のＤフリップ・フロップであり、３０４は下位
から４ビット目のＤフリップ・フロップであり、３０５
は最上位ビットのＤフリップ・フロップである。３０６
〜３１３はバイナリ・コードを生成するためのランダム
・ロジックを構成する論理ゲートである。

【０００４】図４（ａ）　は、図３の同期式５ビット・
バイナリ・コード・カウンタの論理ゲート（インバータ
，排他的論理和ゲート，ＡＮＤゲート）３０６〜３１３
およびＤフリップ・フロップ３０１〜３０５の各出力と
基本クロックのタイミングチャートを示している。図４
（ａ）　において、４００はバイナリ・コード・カウン
タの基本クロックである。４０１はＤフリップ・フロッ
プ３０１のＱ出力であり、４０２はＤフリップ・フロッ
プ３０２のＱ出力であり、４０３はＤフリップ・フロッ
プ３０３のＱ出力であり、４０４はＤフリップ・フロッ
プ３０４のＱ出力であり、４０５はＤフリップ・フロッ
プ３０５のＱ出力である。４０６はインバータ３０６の
出力であり、４０７は排他的論理和ゲート（以下、ＥＸ
−ＯＲゲートとする）３０７の出力であり、４０８は論
理積ゲート（以下、ＡＮＤゲートとする）３０８の出力
であり、４０９はＥＸ−ＯＲゲート３０９の出力であり
、４１０はＡＮＤゲート３１０の出力であり、４１１は
ＥＸ−ＯＲゲート３１１の出力であり、４１２はＡＮＤ
ゲート３１２の出力であり、４１３はＥＸ−ＯＲゲート
３１３の出力である。

【０００５】図４（ｂ）　は、図３のＤフリップ・フロ
ップ３１０〜３０５のＱ出力の変化数を示したグラフで
ある。また、図４（ｃ）　は、図３の論理ゲート３０６
〜３１３の出力の変化数を示したグラフである。以上の
図３のように構成された同期式５ビット・バイナリ・コ
ード・カウンタについて、以下、その動作について説明
する。

【０００６】まず、同期式５ビット・バイナリ・コード
・カウンタの基本クロックを入力端子３００から入力す
る。Ｄフリップ・フロップ３０１〜３０５のＱ出力は、
論理ゲート３０６〜３１３の入力にフィードバックされ
、論理ゲート３０６〜３１３で構成されるランダム・ロ
ジックで演算された後、Ｄフリップ・フロップ３０１〜
３０５のＤ入力に帰還される。この結果、同期式５ビッ
ト・バイナリ・コード・カウンタは、基本クロックの立
ち上がりエッジ毎に状態を変化させ、Ｄフリップ・フロ
ップ３０１〜３０５のＱ出力では、バイナリ・コードを
生成する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、図４（ｂ），（ｃ）　に示すように、
計数回路（同期式５ビット・バイナリ・コード・カウン
タ）の状態が変化するとき、同時に変化する論理ゲート
３０６〜３１３、あるいはＤフリップ・フロップ３０１
〜３０５の数が不均一になっている。また、計数回路に
入力される基本クロックより遅い周波数で規則的に突出
した変化数が存在する。このため、従来例（図３）に示
すような計数回路を有する半導体装置では、突出した出
力変化時に規則的にノイズを発生させ、計数回路の基本
クロックを映像信号帯域以上の周波数にしても映像信号
帯域内のノイズを与えてしまう。

【０００８】このような計数回路を含む半導体装置を映
像信号処理に用いる半導体装置で採用すると、ローパス
フィルタで除去しきれないノイズが映像信号に影響を与
えていまい、画面上に縦縞やビートを発生させるという
問題を有していた。この発明の目的は、計数回路が映像
信号に影響を与えたノイズを後段のローパスフィルタで
除去することができる半導体装置を提供することを目的
とする。

【０００９】

【課題を解決するための手段】請求項１記載の半導体装
置は、計数回路を構成するための論理ゲートおよびフリ
ップフロップの負荷を均一化する構成と、論理ゲートお
よびフリップ・フロップの同時出力変化数を均一化する
構成と、出力変化周波数を映像信号帯域以上の周波数と
する構成を有している。

【００１０】請求項２記載の半導体装置は、計数回路を
構成するための論理ゲートおよびフリップフロップの負
荷を均一化する構成と、論理ゲートおよびフリップ・フ
ロップの同時出力変化数の変化が周期性をもっている場
合に計数回路の同時出力変化数の変化の周期に対応した
周波数を映像信号帯域以上の周波数とする構成を有して
いる。

【００１１】請求項３記載の半導体装置は、グレイコー
ドで出力する計数回路を、その基本クロックを映像信号
帯域以上の周波数として動作させるようにしている。

【００１２】

【作用】この発明の構成によれば、半導体装置内の計数
回路を構成する論理ゲートおよびフリップ・フロップが
映像信号帯域以上の周波数で動作することになり、計数
回路が映像信号に影響を与えたノイズは映像信号にロー
パスフィルタをかけることで除去することができる。

【００１３】

【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１は、この発明の一実施例の
半導体装置の映像信号処理に用いられる６ビット・グレ
イ・コード・カウンタを示すものである。図１において
、１００は６ビット・グレイ・コード・カウンタの基本
クロックの入力端子である。１０１は最下位ビットのＪ
−Ｋフリップ・フロップであり、１０２は下位から２ビ
ット目のＪ−Ｋフリップ・フロップであり、１０３は下
位から３ビット目のＪ−Ｋフリップ・フロップであり、
１０４は下位から４ビット目のＪ−Ｋフリップ・フロッ
プであり、１０５は下位から５ビット目のＪ−Ｋフリッ
プ・フロップであり、１０６は最下位ビットのＪ−Ｋフ
リップ・フロップである。１０７〜１１７はグレイ・コ
ードを生成するためのランダム・ロジックの論理ゲート
（ＡＮＤゲート）であり、１１８〜１３９は、各論理ゲ
ート１０７〜１１７の出力負荷を均一にするためのダミ
ー用の論理ゲートである。

【００１４】図２（ａ）　は、図１の６ビット・グレイ
・コード・カウンタの論理ゲート１０７〜１２２および
Ｊ−Ｋフリップ・フロップ１０１〜１０６の出力と基本
クロックのタイミングチャートを示している。図２（ａ
）　において、２００はグレイ・コード・カウンタの基
本クロックである。２０１はＪ−Ｋフリップ・フロップ
１０１のＱ出力であり、２０２はＪ−Ｋフリップ・フロ
ップ１０２のＱ出力であり、２０３はＪ−Ｋフリップ・
フロップ１０３のＱ出力であり、２０４はＪ−Ｋフリッ
プ・フロップ１０４のＱ出力であり、２０５はＪ−Ｋフ
リップ・フロップ１０５のＱ出力であり、２０６はＪ−
Ｋフリップ・フロップ１０６のＱ出力である。２０７〜
２２２はＡＮＤゲート１０７〜１２２の出力である。

【００１５】図２（ｂ）　は、図１のＪ−Ｋフリップ・
フロップ１０１〜１０６のＱ出力の変化数を示したグラ
フである。また、図２（ｃ）　は、図１の論理ゲート１
０７〜１２２の出力の変化数を示したグラフである。以
上の図１のように構成された６ビット・グレイ・コード
・カウンタの動作についてその動作について説明する。

【００１６】まず、入力端子１００に映像信号帯域より
高い周波数の基本クロックを入力する。Ｊ−Ｋフリップ
・フロップ１０１〜１０６はＪ入力とＫ入力を接続し、
最下位ビットのＪ−Ｋフリップ・フロップ１０１のＪ−
Ｋ入力は、‘Ｈ’状態にするためプルアップする。Ｊ−
Ｋフリップ・フロップ１０１以外のＪ−Ｋフリップ・フ
ロップ１０２〜１０６は、Ｑ出力が反転する一状態前の
ときにＪ−Ｋ入力が‘Ｈ’になるように論理ゲートを構
成し、上位ビットのＪ−Ｋ入力に接続する。

【００１７】入力端子１００から基本クロックが入力さ
れ、下位のＪ−Ｋフリップ・フロップから状態が変化し
、下位のＪ−Ｋフリップ・フロップのＱ出力は上位ビッ
トの入力に影響を与え、基本クロックの変化エッジ毎に
論理ゲート１０７〜１２２とＪ−Ｋフリップ・フロップ
１０１〜１０６の出力が変化する。その結果、Ｊ−Ｋフ
リップ・フロップ１０１〜１０６の出力は、グレイ・コ
ードを生成していく。論理ゲート１２３〜１３９は、論
理ゲート１０７〜１１７の出力に接続される負荷を均一
化するための論理ゲートであり、論理ゲート１２３〜１
３９自身の出力は‘Ｌ’に固定され変化しない。

【００１８】以上のように、この実施例によれば、図２
（ｂ），（ｃ）　に示すように、論理ゲート１０７〜１
１７とフリップ・フロップ１０１〜１０６の出力変化は
、いずれも基本クロックの変化時のエッジ毎に１つしか
変化せず、計数回路を構成する論理ゲート１０７〜１１
７とフリップ・フロップ１０１〜１０６の出力変化数を
最小限の１回に均一化することができる。一方、基本ク
ロックが映像帯信号域以上の高い周波数であるため、後
段のローパスフィルタによるノイズの除去が可能で、映
像信号処理に用いられる半導体装置として映像信号に影
響を与えるノイズを発生させる要因を抑えることができ
る。

【００１９】なお、上記実施例では、計数回路をグレイ
・コード・カウンタとしたが、計数回路は、ジョンソン
・カウンタやリング・カウンタ等のカウンタでもよい。 また、出力に均一な負荷を有する論理ゲートと出力に均
一な負荷を有するフリップ・フロップとで構成されて同
時変化数の変化が周期性をもっている計数回路において
は、同時変化数の周期を映像信号帯域以上の周波数で動
作させることによっても、上記と同様の効果を得ること
ができる。

【００２０】

【発明の効果】この発明の半導体装置によれば、映像信
号処理等に使用される半導体装置内に形成される計数回
路の論理ゲートおよびフリップ・フロップの負荷を均一
化するとともに、論理ゲートおよびフリップ・フロップ
の同時出力変化数を均一化するとともに出力変化周波数
を映像信号帯域以上に設定するか、もしくは論理ゲート
およびフリップ・フロップの同時出力変化数の変化が周
期性をもっている場合に同時出力変化数の周期に対応し
た周波数を映像信号帯域以上に周波数に設定することに
より、計数回路から映像信号に影響を与える要因を排除
することができ、画面上に現れる縦縞ノイズを除去する
ことができる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施例の半導体装置の６ビ
ット・グレイ・コード・カウンタの回路図である。

【図２】図２（ａ）　は図１の回路における論理ゲート
およびＪ−Ｋフリップ・フロップの出力のタイミングチ
ャート、図２（ｂ）　は図１の６ビット・グレイ・コー
ド・カウンタのＪ−Ｋフリップ・フロップの出力同時変
化数のグラフ、図２（ｃ）　は図１の６ビット・グレイ
・コード・カウンタの論理ゲートの出力同時変化数のグ
ラフである。

【図３】図３は従来の半導体装置の同期式５ビット・バ
イナリ・コード・カウンタの回路図である。

【図４】図４（ａ）　は図３の回路における論理ゲート
およびＤフリップ・フロップの出力のタイミングチャー
ト、図４（ｂ）　は図３の同期式５ビット・バイナリ・
コード・カウンタのＤフリップ・フロップの出力同時変
化数のグラフ、図４（ｃ）　は図３の同期式５ビット・
バイナリ・コード・カウンタの論理ゲートの出力同時変
化数のグラフである。

【符号の説明】

１００　　基本クロックの入力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　出力に均一な負荷を有する論理ゲート
   と出力に均一な負荷を有するフリップ・フロップとで構
   成されて同時出力変化数が均一な状態で動作する計数回
   路を、出力の変化周波数を映像信号帯域以上の周波数と
   したことを特徴とする半導体装置。
2. 【請求項２】　　出力に均一な負荷を有する論理ゲート
   と出力に均一な負荷を有するフリップ・フロップとで構
   成されて同時出力変化数の変化が周期性をもっている計
   数回路を、同時出力変化数の変化の周期に対応した周波
   数を映像信号帯域以上の周波数としたことを特徴とする
   半導体装置。
3. 【請求項３】　　グレイコードで出力する計数回路を、
   その基本クロックを映像信号帯域以上の周波数として動
   作させるようにしたことを特徴とする半導体装置。