JPH04219694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型または
疑似スタティック型のポーズ時間が長い半導体記憶装置
に関し、特にデータ保持電流を低減できる半導体記憶装
置に関する。

【０００２】

【従来の技術】図１７に１／２ＶＣＣプリチャージ方式
の従来の半導体記憶装置の回路図を示す。図１７におい
て、３１は差動増幅器、３２はメモリセル、ＢＬ，ＢＬ
＃はビット線、ＷＬ１は第１のワード線、ＷＬ２は第２
のワード線である。上記半導体記憶装置は、第１のワー
ド線ＷＬ１または第２のワード線ＷＬ２を立ち上げて、
メモリセル３２のデータを一対のビット線ＢＬ，ＢＬ＃
に読み出す。そして、差動増幅器３１の駆動によって、
一対のビット線ＢＬ，ＢＬ＃に読み出したメモリセル３
２のデータを増幅する。

【０００３】

【発明が解決しようとする課題】近年、携帯用のコンピ
ュータの需要が増加している。携帯用のコンピュータは
、電源として電池を使用しているものが多く、携帯性を
生かすために、電池によって長時間使用できることを要
望される。このためには、コンピュータに使用している
半導体記憶装置の消費電流を低減する必要がある。

【０００４】ダイナミック型または疑似スタティック型
の半導体記憶装置のデータ保持モードにおける消費電流
、すなわちデータ保持電流は、リフレッシュ時間間隔に
反比例する。リフレッシュ時間間隔を長くするためには
、メモリセルの電荷保持特性を改善するか、メモリセル
からのデータ読み出し感度を向上させる必要がある。

【０００５】ところが、上記従来の半導体記憶装置では
、以下に述べる問題がある。

【０００６】まず、第１に、メモリセル３２の蓄積電荷
がリークして、メモリセルの電荷保持特性が低下すると
いう現象がある。上記メモリセル３２の蓄積電荷のリー
クとしては、メモリセル３２のキャパシタの絶縁膜から
のリークと、メモリセル３２のトランジスタからのサブ
スレッショルド電流によるリークと、記憶ノードの拡散
層から基板への接合リークとの３つのリークがある。最
近のダイナミック型の半導体記憶装置では、上記接合リ
ークが、メモリセルの蓄積電荷のリークとして支配的と
なっている。上記メモリセル３２の電荷のリークによる
記憶ノードＡの電位変化の様子を図１８（Ａ）に示す。 接合リークによる電流は、メモリセルの記憶ノードＡの
拡散層から基板へ流れるので、基板にマイナスの電位Ｖ
ＢＢが与えられている時は、メモリセル１１の記憶デー
タが論理レベル「１」の場合も論理レベル「０」の場合
も、上記記憶ノードＡの電位は低下する。ただし、記憶
ノードＡの電位がＯＶとＶＢＢとの間のある電位になっ
たところで、接合リークによる電流とサブスレッショル
ド電流が釣り合い、記憶ノードＡの電位は一定になる。 ワード線ＷＬ１の立ち上げ時に、メモリセル３２からビ
ット線ＢＬ，ＢＬ＃にデータを読み出す時の記憶ノード
Ａとビット線ＢＬ，ＢＬ＃の電位変化の様子を図１８（
Ｂ）に示す。図１８（Ｂ）において、実線は記憶ノード
Ａの電位、破線はビット線ＢＬ＃の電位、一点鎖線はビ
ット線ＢＬの電位を表わしている。メモリセル１１が論
理レベル「１」のデータを記憶している場合には、上記
記憶ノードＡの電位は、電荷のリークによって、（１／
２）ＶＣＣに近づいている。したがって、ワード線ＷＬ
１を立ち上げて、メモリセル３２からビット線ＢＬ＃に
メモリセル３２のデータを読み出した時に、このビット
線ＢＬ＃と、（１／２）ＶＣＣにプリチャージされてい
るもう１つのビット線ＢＬとの電位差（図８（Ｂ）に（
イ）で示す。）が、記憶ノードＡの電位が、電荷のリー
クによって、（１／２）ＶＣＣに近づいた分だけ小さく
なる。このため、リフレッシュ時間の間隔を長くすると
、メモリセル３２の記憶データを正常に読み出すことが
困難になるという問題がある。

【０００７】次に、ワード線ＷＬ１またはＷＬ２を立ち
上げる時に、ビット線ＢＬまたはＢＬ＃にノイズが伝わ
るという現象がある。例えば、ワード線ＷＬ１を立ち上
げる時には、ワード線ＷＬ１から、ワード線ＷＬ１とビ
ット線ＢＬ＃との間の寄生容量を介してビット線ＢＬ＃
にノイズが伝わる。このノイズはフォールディッドビッ
ト線構成をとれば、ノイズが伝わるビット線と対になる
ビット線にも同相のノイズを乗せて、このノイズの影響
をある程度打ち消すことが可能である。しかし、上記ノ
イズが伝わったビット線ＢＬ＃と、このビット線ＢＬ＃
と対となるビット線ＢＬとはワード線ＷＬ１との間の寄
生容量が完全に等しいわけではない。したがって、上記
ノイズが打ち消されずに残った分だけメモリセル３２か
らのデータ読み出し感度が低下するという問題がある。

【０００８】そこで、本発明の目的は、メモリセルの蓄
積電荷のリークおよびワード線からビット線へのノイズ
による読み出しデータの電位低下や変動を補償すること
によって、リフレッシュ時間間隔を長くしてもメモリセ
ルのデータの読み出しを正常に行なうことができて、デ
ータ保持電流を低減でき、消費電流を低減できるダイナ
ミック型または疑似スタティック型の半導体記憶装置を
提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
、本発明の半導体記憶装置は、第１のメモリセルと、上
記第１のメモリセルに接続した第１のビット線と、上記
第１のビット線と対をなす第２のビット線と、上記第１
のビット線と第２のビット線に接続され、第１のビット
線と第２のビット線との間の電位差を増幅する差動増幅
器と、上記第１のメモリセルと同一の構成であって、第
１のメモリセルと共通のワード線に接続されて第１のメ
モリセルと同じタイミングで動作するようにした第２の
メモリセルと、上記第２のメモリセルに接続され、第２
のメモリセルのデータの電位になる信号線と、上記信号
線に接続されて上記第２のメモリセルのデータの電位の
変化量を検出して、上記第２のメモリセルのデータの電
位の変化量に対応する電圧だけ上記第１のビット線また
は第２のビット線の電位を変化させるブースト回路を備
えたことを特徴としている。

【００１０】

【作用】ブースト回路は、第１のメモリセルと同一の構
成であって第１のメモリセルと共通のワード線に接続さ
れ第１のメモリセルと同じタイミングで動作する第２の
メモリセルのデータの電位の変化量を、信号線を介して
検出する。そして、上記ブースト回路は、上記第２のメ
モリセルのデータの電位の変化量に対応する電圧だけ、
上記第１のメモリセルに接続した第１のビット線または
第２のビット線の電位を変化させる。したがって、上記
第１のメモリセルの蓄積電荷のリークおよび上記ワード
線から第１，第２のビット線へのノイズに起因する読み
出しデータの電位変動が補償され、上記第１のメモリセ
ルのデータの読み出しが正常になると共に、リフレッシ
ュ時間間隔を長くしてデータ保持電流を低減し、消費電
流を低減することが可能になる。

【００１１】

【実施例】以下、本発明を図示の実施例により詳細に説
明する。図１，２は本発明の第１の実施例の半導体記憶
装置のセンス動作に関する部分の回路図である。図１の
（１）〜（１８）の箇所は、夫々図２の（１）〜（１８
）の箇所に継ながる。また、この実施例の概念図を図１
５に示す。図１５において、第２のビット線をブースト
する場合が、この実施例に対応する。

【００１２】図１，２において、１は第１のメモリセル
、２はブースト回路、３は差動増幅器、５は第２のメモ
リセル、７はＩ／Ｏバスである。また、Ｗ１は第１のワ
ード線、Ｗ２は第２のワード線、φ１は第１のトランス
ファゲート制御信号、φ２は第２のブースト回路活性化
信号、φ３は第１のブースト回路活性化信号、φ４はＰ
型フリップフロップ活性化信号、φ５はＮ型フリップフ
ロップ活性化信号、φ６はビット線イコライズ信号、φ
７は第２のメモリセル５への書き込み制御信号、φ８は
列デコード信号である。

【００１３】図３，４は図１，２の一部を簡略化した回
路図である。図３の（１）〜（３）の箇所は、夫々図４
の（１）〜（３）の箇所に継ながる。図３，４に基づい
て第１の実施例を説明する。図３，４において、１１は
データを記憶する第１のメモリセル、Ｂ１＃は第１のメ
モリセル１１が継ながる第１のビット線、Ｂ１は第１の
ビット線と対をなす第２のビット線、１３は第１のビッ
ト線Ｂ１＃と第２のビット線Ｂ１との間の電位差を増幅
する差動増幅器、５１，５２は第１のメモリセル１１と
共通のワード線Ｗ１１を備え、第１のメモリセル１１と
同じ構成である第２のメモリセルである。上記第２のメ
モリセル５１，５２は信号線としてのビット線対Ｂ３，
Ｂ３＃を介してブースト回路１２に継ながっている。ま
た、ビット線対Ｂ４，Ｂ４＃がブースト回路１２に継な
がっている。 上記ブースト回路１２は、上記第２のメモリセル５１，
５２の電位になるビット線対Ｂ３，Ｂ３＃の電位と上記
ビット線対Ｂ４，Ｂ４＃の電位との電位差だけ上記第２
のビット線Ｂ１の電位を変化させる。

【００１４】図３，４に示す上記回路の動作波形を図５
，６に示す。図５，６に示す動作サイクルの前に、第２
のメモリセル５１および５２には、書き込み制御信号φ
１７によって、夫々電源電位ＶＣＣおよび接地電位が書
き込まれている。また、第１のメモリセル１１には電源
電位ＶＣＣあるいは接地電位が書き込まれているとする
。 そして、第２のメモリセル５１，５２の蓄積ノードの電
位は接合リークによって低下しているとする。また、ブ
ースト回路活性化信号φ１３が不活性である時にはオペ
アンプ１５の出力はＨｉ−Ｚであるとする。ワード線Ｗ
１１が立ち上がる前には、ビット線イコライズ信号φ１
６によって、すべてのビット線は（１／２）ＶＣＣにプ
リチャージされているとする。

【００１５】そして、ワード線Ｗ１１が時刻ｔ１で立ち
上がると、第１のメモリセル１１および第２のメモリセ
ル５１，５２の蓄積電荷は、それぞれビット線Ｂ１＃お
よびＢ３＃，Ｂ３に読み出される。ビット線Ｂ３とＢ３
＃の電位は、第１のトランスファゲート制御信号φ１１
を立ち上げることによって、平均化される。上記第２の
メモリセル５１，５２の蓄積電荷のリークがない場合に
は、上記第２のメモリセル５１，５２の蓄積電荷の合計
は、上記ビット線対Ｂ３，Ｂ３＃の電位を（１／２）Ｖ
ＣＣにする分だけある。しかし、実際には、上記第２の
メモリセル５１，５２の蓄積電荷のリークが発生するの
で、上記第２のメモリセル５１，５２の蓄積電荷の合計
は上記ビット線対Ｂ３，Ｂ３＃の電位を（１／２）ＶＣ
Ｃにする分量に足りない。したがって、上記ビット線Ｂ
３の電位とビット線Ｂ３＃の電位の平均値は図６（Ａ）
に実線で示すように（１／２）ＶＣＣよりも低くなる。 また、図６（Ｃ）に示すように、第１のメモリセル１１
が論理レベル「１」のデータを記憶している場合には、
第１のビット線Ｂ１＃の電位は、第２のビット線Ｂ１の
電位との差が、上記第１のメモリセル１１の蓄積電荷が
リークした分だけ小さくなる。

【００１６】次に、時刻ｔ２でブースト回路活性化信号
φ１３を立ち上げて、オペアンプ１５を動作させる。こ
のとき、ビット線Ｂ３，Ｂ３＃の平均電位が入力されて
いるオペアンプ１５の反転入力端子の電位が、ビット線
Ｂ４，Ｂ４＃の平均電位が入力されているオペアンプ１
５の非反転入力端子の電位（１／２）ＶＣＣよりも低い
ため、オペアンプ１５の出力線Ｄの電位は電源電位ＶＣ
Ｃになる。この結果、図６（Ｂ）に示すように、信号線
Ｅの電位がプルダウンして、図４（Ｃ）に一点鎖線で示
す第２のビット線Ｂ１の電位とビット線対Ｂ４，Ｂ４＃
の電位を、ビット線対Ｂ４，Ｂ４＃の電位がビット線対
Ｂ３，Ｂ３＃の電位に等しくなるまで、下げる。いいか
えると、ブースト回路１２は、第２のメモリセル５１，
５２の蓄積電荷のリークによりビット線対Ｂ３，Ｂ３＃
の電位が（１／２）ＶＣＣよりも低い分だけ、すなわち
、第１のメモリセル１１の蓄積電荷のリークにより第１
のビット線Ｂ１＃の電位が低くなった分だけ、第２のビ
ット線Ｂ１の電位を下げる。このため、第１のビット線
Ｂ１＃と対をなす第２のビット線Ｂ１の電位は、図６（
Ｃ）に一点鎖線で示すように、第１のビット線Ｂ１＃の
データが論理レベル「１」の場合の第１のビット線Ｂ１
＃の電位と、第１のビット線Ｂ１＃のデータが論理レベ
ル「０」の場合の第１のビット線Ｂ１＃の電位との中間
の電位になる。このように、ブースト回路１２が第１の
メモリセル１１の蓄積電荷のリークによる第１のビット
線Ｂ１＃の電位低下分だけ、第２のビット線Ｂ１の電位
を下げるので、第１のメモリセル１１の蓄積電荷のリー
クを補償できる。 しかも、このとき、ワード線Ｗ１からのノイズがビット
線対Ｂ１＃，Ｂ１の電位を変化させても、上記ブースト
回路１２が第１のビット線Ｂ１＃と第２のビット線Ｂ１
の電位の変化を同じにするので、第１のビット線Ｂ１＃
と第２のビット線Ｂ１との電位差は変化しない。したが
って、メモリセル１１のリフレッシュ時間間隔を長くし
てもメモリセル１１のデータを正確に読み出すことがで
きるようになり、データ保持電流を低減でき、消費電流
を低減できる。

【００１７】第１の実施例の詳細な回路図である図１，
２では、第２のメモリセル５はビット線に継ながるメモ
リセルを多数個備えて、多数のメモリセルのデータの平
均値をとるようにしている。このことにより、メモリセ
ルのリーク量のばらつきの影響を少なくしている。また
、ビット線ＢとＢ＃の両方を夫々ブースト用のコンデン
サを介してブースト回路１２に接続している。ブースト
回路１２はオペアンプを有するブースト回路を２個備え
ている。このブースト回路１２において、ワード線Ｗ１
が選択されたときには、第１のブースト回路活性化信号
φ３を受ける側のブースト回路が活性化する。また、ワ
ード線Ｗ２が選択されたときには、第２のブースト回路
活性化信号φ２を受ける側のブースト回路が活性化する
。

【００１８】次に、第２の実施例の回路図を図７，８に
示し、図７，８の一部を簡略化した回路図を図９，１０
に示す。図７の（１）〜（１８）の箇所は、夫々図８の
（１）〜（１８）の箇所に継ながる。また、図９の（１
）〜（３）の箇所は、夫々図１０の（１）〜（３）の箇
所に継ながる。また、第２の実施例の概念図を図１５に
示す。図１５において、第１のビット線をブーストする
場合が第２の実施例に対応する。第２の実施例は、メモ
リセルが導通する方のビット線を、ブースト回路がブー
ストする点のみが前述の第１の実施例と異なる点である
。したがって、第１の実施例と同一部分は同一番号を付
して、第１の実施例と異なる部分を重点的に説明する。

【００１９】図９，１０に基づいて、第２の実施例を説
明する。この実施例は、ブースト回路１２０が、メモリ
セル１１に接続した第１のビット線Ｂ１＃の電位を、第
１のビット線Ｂ１＃と第２のビット線Ｂ１との電位差が
変化しないようにブーストする。したがって、前述の第
１の実施例と同様に、第１のメモリセル１１の蓄積電位
のリークを補償できる。しかも、このとき、ワード線Ｗ
１からのノイズがビット線対Ｂ１＃，Ｂ１の電位を変化
させても、上記ブースト回路１２が第１のビット線Ｂ１
＃と第２のビット線Ｂ１の電位の変化を同じにするので
、第１のビット線Ｂ１＃と第２のビット線Ｂ１との電位
差は変化しない。したがって、メモリセル１１のリフレ
ッシュ時間間隔を長くしてもメモリセル１１のデータを
正確に読み出すことができるようになり、データ保持電
流を低減でき、消費電流を低減できる。

【００２０】次に、第３の実施例の回路図を図１１，１
２に示す。図１１の（１）〜（１９）の箇所は、夫々図
１２の（１）〜（１９）の箇所に継ながる。また、第３
の実施例の概念図を図１６に示す。図１６において、第
２のビット線をブーストする場合が、第３の実施例に対
応する。 この実施例は、ビット線と差動増幅器とがインピーダン
スを介して継ながっている点とトランスファゲート制御
信号φ７１に伴う動作が加わる点が前述の第１の実施例
と異なる点である。したがって、第１の実施例と同一部
分に同一番号を付して説明を省略する。この第３の実施
例においても、前述の第１の実施例と同様の効果を得る
ことができる。

【００２１】次に、第４の実施例の回路図を図１３，１
４に示す。図１３の（１）〜（１９）の箇所は、夫々図
１４の（１）〜（１９）の箇所に継ながる。また、第４
の実施例の概念図を図１６に示す。図１６において、第
１のビット線をブーストする場合が、第４の実施例に対
応する。 この実施例は、ビット線と差動増幅器とがインピーダン
スを介して継ながっている点とトランスファゲート制御
信号φ７１に伴う動作が加わる点とが前述の第２の実施
例と異なる点である。したがって、第２の実施例と同一
部分に同一番号を付して説明を省略する。この第４の実
施例においても、前述の第２の実施例と同様の効果を得
ることができる。

【００２２】尚、本発明の半導体記憶装置はフォールデ
ィッドビット線構成であってもよく、オープンビット線
構成であってもよい。ただし、本発明は、オープンビッ
ト線構成の半導体記憶装置に特に有効である。何故なら
ば、オープンビット線構成の半導体記憶装置は、選択す
るメモリセルに継ながるビット線と対をなすビット線に
は、上記選択するメモリセルに継ながるワード線との間
の寄生容量が全く無いので、従来は、上記ワード線から
上記選択するメモリセルに継ながるビット線へのノイズ
を打ち消すことが全くできなかったからである。

【００２３】また、本発明の半導体記憶装置は、基板電
位が電源電位であって、メモリセルの電荷リークにより
、ビット線の電位が上昇する場合にも、このビット線の
電位の上昇を補償するようにブースト回路が動作するの
で、この発明の半導体記憶装置は、基板電位が電源電位
である半導体記憶装置であってもよい。

【００２４】

【発明の効果】以上の説明より明らかなように、本発明
の半導体記憶装置は、ブースト回路が、第１のメモリセ
ルと同一の構成であって第１のメモリセルと共通のワー
ド線に接続され第１のメモリセルと同じタイミングで動
作する第２のメモリセルのデータの電位の変化量を、信
号線を介して検出する。そして、上記ブースト回路は、
上記第２のメモリセルのデータの電位の変化量に対応す
る電圧だけ、上記第１のメモリセルに接続した第１のビ
ット線または第２のビット線の電位を変化させて、上記
第１のメモリセルのデータ保持時に、上記第１のメモリ
セルに接続した第１のビット線と第２のビット線との間
の電位差が変化しないようにする。したがって、本発明
によれば、上記第１のメモリセルの蓄積電荷のリークお
よびワード線からビット線へのノイズに起因する読み出
しデータの電位変動を補償でき、上記第１のメモリセル
のデータの読み出しを正常にできると共に、リフレッシ
ュ時間間隔を長くしてデータ保持電流を低減し、消費電
流を低減することができる。

【図面の簡単な説明】

【図１】　　本発明の半導体記憶装置の第１の実施例の
ブースト回路付近の回路図である。

【図２】　　本発明の半導体記憶装置の第１の実施例の
第１のメモリセル付近の回路図である。

【図３】　　上記第１の実施例を簡略化した回路のブー
スト回路付近の回路図である。

【図４】　　実施例第１の実施例を簡略化した回路の第
１のメモリセル付近の回路図である。

【図５】　　上記第１の実施例のワード線等の動作波形
図である。

【図６】　　上記第１の実施例のビット線等の動作波形
図である。

【図７】　　本発明の第２の実施例のブースト回路付近
の回路図である。

【図８】　　本発明の第２の実施例の第１のメモリセル
付近の回路図である。

【図９】　　上記第２の実施例を簡略化した回路のブー
スト回路付近の回路図である。

【図１０】　　上記第２の実施例を簡略化した回路の第
１のメモリセル付近の回路図である。

【図１１】　　本発明の第３の実施例のブースト回路付
近の回路図である。

【図１２】　　上記第３の実施例の第１のメモリセル付
近の回路図である。

【図１３】　　本発明の第４の実施例のブースト回路付
近の回路図である。

【図１４】　　上記第４の実施例の第１のメモリセル付
近の回路図である。

【図１５】　　上記第１，第２の実施例の概念図である
。

【図１６】　　上記第３，第４の実施例の概念図である
。

【図１７】　　従来の半導体記憶装置の回路図である。

【図１８】　　従来の半導体記憶装置の動作波形図であ
る。

【符号の説明】

１，１０，１１　　第１のメモリセル ２，１２，１２０，２００，２０１　　ブースト回路３
，１３，３１　　差動増幅器 ５，５１，５２　　第２のメモリセル Ｂ＃，Ｂ１＃　　第１のビット線 Ｂ，Ｂ１　　第２のビット線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のメモリセルと、上記第１のメモ
   リセルに接続した第１のビット線と、上記第１のビット
   線と対をなす第２のビット線と、上記第１のビット線と
   第２のビット線に接続され、第１のビット線と第２のビ
   ット線との間の電位差を増幅する差動増幅器と、上記第
   １のメモリセルと同一の構成であって、第１のメモリセ
   ルと共通のワード線に接続されて第１のメモリセルと同
   じタイミングで動作するようにした第２のメモリセルと
   、上記第２のメモリセルに接続され、第２のメモリセル
   のデータの電位になる信号線と、上記信号線に接続され
   て上記第２のメモリセルのデータの電位の変化量を検出
   して、上記第２のメモリセルのデータの電位の変化量に
   対応する電圧だけ上記第１のビット線または第２のビッ
   ト線の電位を変化させるブースト回路を備えたことを特
   徴とする半導体記憶装置。