JPH04219973A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH04219973A JPH04219973A JP2412307A JP41230790A JPH04219973A JP H04219973 A JPH04219973 A JP H04219973A JP 2412307 A JP2412307 A JP 2412307A JP 41230790 A JP41230790 A JP 41230790A JP H04219973 A JPH04219973 A JP H04219973A
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- Japan
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- film
- memory cell
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセル領域及び周
辺回路領域のトランジスタがＬＤＤ構造を有する半導体
メモリの製造方法に関するものである。
辺回路領域のトランジスタがＬＤＤ構造を有する半導体
メモリの製造方法に関するものである。
【０００２】
【従来の技術】半導体メモリの微細化に伴ってトランジ
スタに短チャネル効果が現れるので、その対策の一つと
してＬＤＤ構造がある。ＬＤＤ構造を実現するためにト
ランジスタのゲート電極に側壁スペーサを形成するが、
この側壁スペーサは、一般に、ＣＶＤで堆積させたＳｉ
Ｏ２ 膜をＲＩＥでエッチバックして形成する。
スタに短チャネル効果が現れるので、その対策の一つと
してＬＤＤ構造がある。ＬＤＤ構造を実現するためにト
ランジスタのゲート電極に側壁スペーサを形成するが、
この側壁スペーサは、一般に、ＣＶＤで堆積させたＳｉ
Ｏ２ 膜をＲＩＥでエッチバックして形成する。
【０００３】
【発明が解決しようとする課題】ところで、ＣＶＤで堆
積させたＳｉＯ２ 膜の段部被覆性は、下地の凹凸つま
り下層配線の疎密の程度に影響される。一方、半導体メ
モリでは、トランジスタ従ってゲート電極の配置密度が
、メモリセル領域と周辺回路領域とで同じではなく、周
辺回路領域の方が低い。
積させたＳｉＯ２ 膜の段部被覆性は、下地の凹凸つま
り下層配線の疎密の程度に影響される。一方、半導体メ
モリでは、トランジスタ従ってゲート電極の配置密度が
、メモリセル領域と周辺回路領域とで同じではなく、周
辺回路領域の方が低い。
【０００４】このため、側壁スペーサを形成するための
ＳｉＯ２ 膜は、メモリセル領域では段部被覆性が悪く
てゲート電極間で膜厚が薄い。これに対して、周辺回路
領域では段部被覆性が良くて膜厚が厚い。従って、メモ
リセル領域と周辺回路領域とでＲＩＥの必要時間が相違
し、オーバエッチング量がばらつく。
ＳｉＯ２ 膜は、メモリセル領域では段部被覆性が悪く
てゲート電極間で膜厚が薄い。これに対して、周辺回路
領域では段部被覆性が良くて膜厚が厚い。従って、メモ
リセル領域と周辺回路領域とでＲＩＥの必要時間が相違
し、オーバエッチング量がばらつく。
【０００５】もし、オーバエッチング量が少な過ぎると
、ＳｉＯ２ 膜が残って、後工程のイオン注入を正確に
行うことができない。一方、オーバエッチング量が多過
ぎると、ＬＯＣＯＳ膜のバーズビークをエッチングし、
このバーズビークを後退させて、半導体基体と不純物拡
散層との間の接合リークを増大させる。
、ＳｉＯ２ 膜が残って、後工程のイオン注入を正確に
行うことができない。一方、オーバエッチング量が多過
ぎると、ＬＯＣＯＳ膜のバーズビークをエッチングし、
このバーズビークを後退させて、半導体基体と不純物拡
散層との間の接合リークを増大させる。
【０００６】
【課題を解決するための手段】本発明による半導体メモ
リの製造方法は、ゲート電極１４が形成されている半導
体基体１１の全面を絶縁膜１６で覆い、前記半導体基体
１１のうちの周辺回路領域１３における前記絶縁膜１６
に、エッチング速度を増大させるイオン１８を注入し、
前記半導体基体１１の全面の前記絶縁膜１６をエッチン
グして、前記ゲート電極１４に側壁スペーサを形成する
様にしている。
リの製造方法は、ゲート電極１４が形成されている半導
体基体１１の全面を絶縁膜１６で覆い、前記半導体基体
１１のうちの周辺回路領域１３における前記絶縁膜１６
に、エッチング速度を増大させるイオン１８を注入し、
前記半導体基体１１の全面の前記絶縁膜１６をエッチン
グして、前記ゲート電極１４に側壁スペーサを形成する
様にしている。
【０００７】
【作用】本発明による半導体メモリの製造方法では、ゲ
ート電極１４に側壁スペーサを形成するためのエッチン
グの時間を、イオン１８の注入によってメモリセル領域
１２と周辺回路領域１３とで等しくすることができ、半
導体チップ内におけるオーバエッチング量のばらつきを
少なくすることができる。
ート電極１４に側壁スペーサを形成するためのエッチン
グの時間を、イオン１８の注入によってメモリセル領域
１２と周辺回路領域１３とで等しくすることができ、半
導体チップ内におけるオーバエッチング量のばらつきを
少なくすることができる。
【０００８】
【実施例】以下、本発明の第１及び第２実施例を、図１
、２を参照しながら説明する。
、２を参照しながら説明する。
【０００９】
【実施例】図１が、第１実施例を示している。この第１
実施例では、図１（Ａ）に示す様に、半導体基体１１の
メモリセル領域１２と周辺回路領域１３との双方に、ト
ランジスタのゲート電極１４を形成する。
実施例では、図１（Ａ）に示す様に、半導体基体１１の
メモリセル領域１２と周辺回路領域１３との双方に、ト
ランジスタのゲート電極１４を形成する。
【００１０】そして、これらのゲート電極１４等をマス
クにして、半導体基体１１内へ不純物を低濃度にイオン
注入することによって、低濃度不純物拡散層であるＮ−
領域１５（図３）を形成する。
クにして、半導体基体１１内へ不純物を低濃度にイオン
注入することによって、低濃度不純物拡散層であるＮ−
領域１５（図３）を形成する。
【００１１】次に、図１（Ｂ）に示す様に、ゲート電極
１４に側壁スペーサを形成するためのＳｉＯ２ 膜１６
を、ＣＶＤで全面に堆積させる。このＳｉＯ２ 膜１６
の膜厚は、既述の様に、メモリセル領域１２よりも周辺
回路領域１３の方が厚い。
１４に側壁スペーサを形成するためのＳｉＯ２ 膜１６
を、ＣＶＤで全面に堆積させる。このＳｉＯ２ 膜１６
の膜厚は、既述の様に、メモリセル領域１２よりも周辺
回路領域１３の方が厚い。
【００１２】その後、メモリセル領域１２のみをレジス
トマスク１７で覆い、Ｓｉ＋ やＰｈｏｓ＋ 等のイオ
ン１８を周辺回路領域１３のＳｉＯ２ 膜１６にのみ注
入する。
トマスク１７で覆い、Ｓｉ＋ やＰｈｏｓ＋ 等のイオ
ン１８を周辺回路領域１３のＳｉＯ２ 膜１６にのみ注
入する。
【００１３】次に、図１（Ｃ）に示す様に、メモリセル
領域１２からレジストマスク１７を除去する。そして、
メモリセル領域１２と周辺回路領域１３との両方のＳｉ
Ｏ２ 膜１６をＲＩＥによって全面エッチバックして、
ＳｉＯ２ 膜１６から成る側壁スペーサをゲート電極１
４に形成する。
領域１２からレジストマスク１７を除去する。そして、
メモリセル領域１２と周辺回路領域１３との両方のＳｉ
Ｏ２ 膜１６をＲＩＥによって全面エッチバックして、
ＳｉＯ２ 膜１６から成る側壁スペーサをゲート電極１
４に形成する。
【００１４】イオン１８の注入によって、ＳｉＯ２ 膜
１６のエッチング速度はメモリセル領域１２よりも周辺
回路領域１３の方が速くなっているが、上述の様に、Ｓ
ｉＯ２ 膜１６の膜厚はメモリセル領域１２よりも周辺
回路領域１３の方が厚い。
１６のエッチング速度はメモリセル領域１２よりも周辺
回路領域１３の方が速くなっているが、上述の様に、Ｓ
ｉＯ２ 膜１６の膜厚はメモリセル領域１２よりも周辺
回路領域１３の方が厚い。
【００１５】このため、ＳｉＯ２ 膜１６のＲＩＥの必
要時間をメモリセル領域１２と周辺回路領域１３とで等
しくすることができ、オーバーエッチング量のばらつき
を少なくすることができる。
要時間をメモリセル領域１２と周辺回路領域１３とで等
しくすることができ、オーバーエッチング量のばらつき
を少なくすることができる。
【００１６】その後、ＳｉＯ２ 膜１６から成る側壁ス
ペーサ及びゲート電極１４等をマスクにして、半導体基
体１１内へ不純物を高濃度にイオン注入することによっ
て、高濃度不純物拡散層であるＮ＋ 領域２１（図３）
を形成する。この様にしてＬＤＤ構造が完成する。
ペーサ及びゲート電極１４等をマスクにして、半導体基
体１１内へ不純物を高濃度にイオン注入することによっ
て、高濃度不純物拡散層であるＮ＋ 領域２１（図３）
を形成する。この様にしてＬＤＤ構造が完成する。
【００１７】なお、以上に述べた第１実施例では、ゲー
ト電極１４の側壁スペーサを形成するために、ＣＶＤに
よって堆積させたＳｉＯ２ 膜１６を用いたが、この代
りに、ＣＶＤによって堆積させたＰＳＧ膜を用いてもよ
い。
ト電極１４の側壁スペーサを形成するために、ＣＶＤに
よって堆積させたＳｉＯ２ 膜１６を用いたが、この代
りに、ＣＶＤによって堆積させたＰＳＧ膜を用いてもよ
い。
【００１８】ゲート電極１４に側壁スペーサを形成する
ためのＲＩＥ工程において、下地の熱酸化膜であるＬＯ
ＣＯＳ膜に対して、ＰＳＧ膜はＳｉＯ２ 膜１６よりも
エッチング選択比が高い。従って、ＰＳＧ膜に対するオ
ーバエッチング量が周辺回路領域１３よりもメモリセル
領域１２で多くなっても、メモリセル領域１２のＬＯＣ
ＯＳ膜のバーズビークが後退しにくい。
ためのＲＩＥ工程において、下地の熱酸化膜であるＬＯ
ＣＯＳ膜に対して、ＰＳＧ膜はＳｉＯ２ 膜１６よりも
エッチング選択比が高い。従って、ＰＳＧ膜に対するオ
ーバエッチング量が周辺回路領域１３よりもメモリセル
領域１２で多くなっても、メモリセル領域１２のＬＯＣ
ＯＳ膜のバーズビークが後退しにくい。
【００１９】また、ＳｉＯ２ 膜１６や上述のＰＳＧ膜
の代りにレジスト膜を塗布し、このレジスト膜に対して
Ｏ２ を反応ガスとするプラズマエッチングを行い、レ
ジスト膜から成る側壁スペーサをゲート電極１４に形成
してもよい。
の代りにレジスト膜を塗布し、このレジスト膜に対して
Ｏ２ を反応ガスとするプラズマエッチングを行い、レ
ジスト膜から成る側壁スペーサをゲート電極１４に形成
してもよい。
【００２０】Ｏ２ を反応ガスとするプラズマエッチン
グでは、ＬＯＣＯＳ膜のバーズビークを後退させない。 但し、レジスト膜から成る側壁スペーサは、この側壁ス
ペーサ等をマスクにしてＮ＋ 領域２１を形成した後、
灰化によって除去する。
グでは、ＬＯＣＯＳ膜のバーズビークを後退させない。 但し、レジスト膜から成る側壁スペーサは、この側壁ス
ペーサ等をマスクにしてＮ＋ 領域２１を形成した後、
灰化によって除去する。
【００２１】ところで、ＬＤＤ構造は、一般に、図３に
示す様な構造を有しているが、Ｎ− 領域１５はゲート
電極１４の端部と一部で重畳している。図４はこの重畳
部におけるＮ− 領域１５のエネルギバンド図を示して
おり、このエネルギバンドは半導体基体１１の表面近傍
で曲がっている。
示す様な構造を有しているが、Ｎ− 領域１５はゲート
電極１４の端部と一部で重畳している。図４はこの重畳
部におけるＮ− 領域１５のエネルギバンド図を示して
おり、このエネルギバンドは半導体基体１１の表面近傍
で曲がっている。
【００２２】エネルギバンドのこの様な曲がりは、Ｎ−
領域１５の濃度が高いと急峻になる。この結果、図４
中に矢印で示す様にエネルギバンド間でトンネル電流が
流れ、このトンネル電流がリーク電流として観測される
。
領域１５の濃度が高いと急峻になる。この結果、図４
中に矢印で示す様にエネルギバンド間でトンネル電流が
流れ、このトンネル電流がリーク電流として観測される
。
【００２３】図２は、この様な課題を解決した本発明の
第２実施例を示している。この第２実施例でも、図２（
Ａ）に示す様に、Ｎ− 領域１５を形成するためのＰｈ
ｏｓ＋ ２２等をゲート電極１４等をマスクにして半導
体基体１１内へ注入するのは、従来公知の方法と同じで
ある。
第２実施例を示している。この第２実施例でも、図２（
Ａ）に示す様に、Ｎ− 領域１５を形成するためのＰｈ
ｏｓ＋ ２２等をゲート電極１４等をマスクにして半導
体基体１１内へ注入するのは、従来公知の方法と同じで
ある。
【００２４】しかしこの第２実施例では、その後、Ｐｈ
ｏｓ＋ ２２の投影飛程よりも浅く且つ低濃度に、ＢＦ
２ ＋ ２３やＢ＋ 等を半導体基体１１内へ注入する
。この時、図２（Ａ）に示す様に、ＢＦ２ ＋ ２３の
入射方向を半導体基体１１に対して傾斜させて、ゲート
電極１４の下部にもＢＦ２ ＋ ２３を注入する方が効
果が大きくなる。
ｏｓ＋ ２２の投影飛程よりも浅く且つ低濃度に、ＢＦ
２ ＋ ２３やＢ＋ 等を半導体基体１１内へ注入する
。この時、図２（Ａ）に示す様に、ＢＦ２ ＋ ２３の
入射方向を半導体基体１１に対して傾斜させて、ゲート
電極１４の下部にもＢＦ２ ＋ ２３を注入する方が効
果が大きくなる。
【００２５】次に、熱処理によってＰｈｏｓ＋ ２２や
ＢＦ２ ＋ ２３を活性化させる。すると、図２（Ｂ）
に示す様に、Ｐｈｏｓ＋ ２２によってＮ− 領域１５
が形成されると共に、Ｐｈｏｓ＋ ２２とＢＦ２ ＋
２３とによってＮ− 領域１５よりも僅かに低濃度のＮ
型の領域２４が半導体基体１１の表面近傍に形成される
。
ＢＦ２ ＋ ２３を活性化させる。すると、図２（Ｂ）
に示す様に、Ｐｈｏｓ＋ ２２によってＮ− 領域１５
が形成されると共に、Ｐｈｏｓ＋ ２２とＢＦ２ ＋
２３とによってＮ− 領域１５よりも僅かに低濃度のＮ
型の領域２４が半導体基体１１の表面近傍に形成される
。
【００２６】この様な第２実施例によって製造したトラ
ンジスタでは、図４に示したエネルギバンドの曲りが緩
和されている。従って、エネルギバンド間のトンネル電
流が少なく、観測されるリーク電流も少ない。
ンジスタでは、図４に示したエネルギバンドの曲りが緩
和されている。従って、エネルギバンド間のトンネル電
流が少なく、観測されるリーク電流も少ない。
【００２７】
【発明の効果】本発明による半導体メモリの製造方法で
は、ゲート電極に側壁スペーサを形成する際に、半導体
チップ内におけるオーバーエッチング量のばらつきを少
なくすることができるので、接合リーク等の特性が改善
された半導体メモリを製造することができる。
は、ゲート電極に側壁スペーサを形成する際に、半導体
チップ内におけるオーバーエッチング量のばらつきを少
なくすることができるので、接合リーク等の特性が改善
された半導体メモリを製造することができる。
【図１】本発明の第１実施例を順次に示す側断面図であ
る。
る。
【図２】本発明の第２実施例を順次に示す側断面図であ
る。
る。
【図３】一般的なＬＤＤ構造を示す側断面図である。
【図４】ゲート電極下の不純物拡散層のエネルギバンド
図である。
図である。
１１ 半導体基体
１２ メモリセル領域
１３ 周辺回路領域
１４ ゲート電極
１６ ＳｉＯ２ 膜
１８ イオン
Claims (1)
- 【請求項１】ゲート電極が形成されている半導体基体の
全面を絶縁膜で覆い、前記半導体基体のうちの周辺回路
領域における前記絶縁膜に、エッチング速度を増大させ
るイオンを注入し、前記半導体基体の全面の前記絶縁膜
をエッチングして、前記ゲート電極に側壁スペーサを形
成する半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412307A JPH04219973A (ja) | 1990-12-20 | 1990-12-20 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412307A JPH04219973A (ja) | 1990-12-20 | 1990-12-20 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219973A true JPH04219973A (ja) | 1992-08-11 |
Family
ID=18521161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412307A Pending JPH04219973A (ja) | 1990-12-20 | 1990-12-20 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160317A (en) * | 1997-03-07 | 2000-12-12 | Advanced Micro Devices, Inc. | Method of spacer formation and source protection after self-aligned source formed and a device provided by such a method |
| US6294422B1 (en) * | 1996-09-11 | 2001-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device with high integration density and improved performance |
| KR100319356B1 (ko) * | 1997-02-27 | 2002-02-19 | 니시무로 타이죠 | 반도체 장치 |
-
1990
- 1990-12-20 JP JP2412307A patent/JPH04219973A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294422B1 (en) * | 1996-09-11 | 2001-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device with high integration density and improved performance |
| KR100319356B1 (ko) * | 1997-02-27 | 2002-02-19 | 니시무로 타이죠 | 반도체 장치 |
| US6160317A (en) * | 1997-03-07 | 2000-12-12 | Advanced Micro Devices, Inc. | Method of spacer formation and source protection after self-aligned source formed and a device provided by such a method |
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