JPH10173078A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH10173078A JPH10173078A JP8333818A JP33381896A JPH10173078A JP H10173078 A JPH10173078 A JP H10173078A JP 8333818 A JP8333818 A JP 8333818A JP 33381896 A JP33381896 A JP 33381896A JP H10173078 A JPH10173078 A JP H10173078A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 簡単でかつ短い製造プロセスで、高精度かつ
高集積化を図る。 【解決手段】 Ｐ型シリコン基板２０１上のメモリトラ
ンジスタ領域全面に、Ｐ型シリコン基板２０１よりも高
濃度のＰ+拡散層２０２を形成し、Ｎ型不純物を斜めイ
オン注入してスプリットゲート領域を形成する。さら
に、スプリットゲート領域の基板表面は、Ｐ+拡散層２
０２よりも低濃度とする。
高集積化を図る。 【解決手段】 Ｐ型シリコン基板２０１上のメモリトラ
ンジスタ領域全面に、Ｐ型シリコン基板２０１よりも高
濃度のＰ+拡散層２０２を形成し、Ｎ型不純物を斜めイ
オン注入してスプリットゲート領域を形成する。さら
に、スプリットゲート領域の基板表面は、Ｐ+拡散層２
０２よりも低濃度とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、スプリットゲー
ト型の不揮発性半導体記憶装置及びその製造方法に係
り、詳しくは、ＥＥＰＲＯＭ、フラッシュメモリ、ＥＰ
ＲＯＭ等の不揮発性半導体記憶装置及びその製造方法に
関する。
ト型の不揮発性半導体記憶装置及びその製造方法に係
り、詳しくは、ＥＥＰＲＯＭ、フラッシュメモリ、ＥＰ
ＲＯＭ等の不揮発性半導体記憶装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来、この種の不揮発性半導体記憶装置
としては、例えば特開平２−１１０９８１号公報に記載
のＥＥＰＲＯＭが知られている。同公報記載のＥＥＰＲ
ＯＭ（Electrically Erasable Programmable Read Only
Memory）は、図５に示すように、Ｐ型シリコン基板６０
１と、チャネル領域となるＰ+拡散層（Ｐ型不純物拡散
層）６０２と、ゲート酸化膜６０３と、フローティング
ゲート６０４と、バーチャル・グランドのソース・ドレ
イン領域となるＮ+拡散層（Ｎ型不純物拡散層）６０
７，６０７と、層間絶縁膜６０８と、コントロールゲー
ト６０９と、スプリットゲートＳＧとから構成されてい
る。上記構成において、Ｐ型シリコン基板６０１のＮ+
拡散層（ソースとドレイン）６０７，６０７との間のＰ
+拡散層（チャネル）６０２は、フローティングゲート
６０４によって覆われている領域と覆われていない領域
とに分けられており、フローティングゲート６０４に覆
われていない領域がスプリットゲートＳＧとなってい
る。スプリットゲートＳＧに流れる電流は、フローティ
ングゲート６０４中の電荷量の大小に関わらず、コント
ロールゲート６０９に印加される電圧により制御され
る。したがって、仮にフローティングゲート６０４中の
電子が過剰に放出され、フローティングゲート６０４の
下のＰ+拡散層（チャネル）６０２がデプレッション状
態となっていても、スプリットゲートＳＧにおいて電流
をカットオフできるため、ＥＥＰＲＯＭの誤動作を回避
できるようになっている。このように、スプリットゲー
トＳＧを形成することにより、信頼性の高いＥＥＰＲＯ
Ｍを実現できる。
としては、例えば特開平２−１１０９８１号公報に記載
のＥＥＰＲＯＭが知られている。同公報記載のＥＥＰＲ
ＯＭ（Electrically Erasable Programmable Read Only
Memory）は、図５に示すように、Ｐ型シリコン基板６０
１と、チャネル領域となるＰ+拡散層（Ｐ型不純物拡散
層）６０２と、ゲート酸化膜６０３と、フローティング
ゲート６０４と、バーチャル・グランドのソース・ドレ
イン領域となるＮ+拡散層（Ｎ型不純物拡散層）６０
７，６０７と、層間絶縁膜６０８と、コントロールゲー
ト６０９と、スプリットゲートＳＧとから構成されてい
る。上記構成において、Ｐ型シリコン基板６０１のＮ+
拡散層（ソースとドレイン）６０７，６０７との間のＰ
+拡散層（チャネル）６０２は、フローティングゲート
６０４によって覆われている領域と覆われていない領域
とに分けられており、フローティングゲート６０４に覆
われていない領域がスプリットゲートＳＧとなってい
る。スプリットゲートＳＧに流れる電流は、フローティ
ングゲート６０４中の電荷量の大小に関わらず、コント
ロールゲート６０９に印加される電圧により制御され
る。したがって、仮にフローティングゲート６０４中の
電子が過剰に放出され、フローティングゲート６０４の
下のＰ+拡散層（チャネル）６０２がデプレッション状
態となっていても、スプリットゲートＳＧにおいて電流
をカットオフできるため、ＥＥＰＲＯＭの誤動作を回避
できるようになっている。このように、スプリットゲー
トＳＧを形成することにより、信頼性の高いＥＥＰＲＯ
Ｍを実現できる。
【０００３】次に、図６（ａ）〜（ｆ）を参照して、上
記ＥＥＰＲＯＭの製造方法を工程順に説明する。まず、
ゲート酸化膜（熱酸化膜）６０３が成膜されたＰ型シリ
コン基板６０１のチャネル領域に、基板６０１の不純物
濃度よりも高い濃度のＰ型不純物拡散層（Ｐ+拡散層）
形成した後（同図（ａ））、フローティングゲート６０
４のパターニングを行う（同図（ｂ））。次に、Ｐ型シ
リコン基板６０１の上に酸化膜を堆積した後、異方性エ
ッチングによりエッチバックを行うことにより、フロー
ティングゲート６０４の側壁部分に酸化膜サイドウォー
ル６０５を形成する（同図（ｃ））。次に、フローティ
ングゲート６０４の側壁に形成されている酸化膜サイド
ウォール６０５のうち、ホトレジスト６０６により片側
（図中左側）の酸化膜サイドウォール６０５だけを覆い
（同図（ｄ））、露出状態にある他の片側（図中右側）
の酸化膜サイドウォール６０５をエッチング除去する。
次に、フローティングゲート６０４と酸化膜サイドウォ
ール６０５とを自己整合的マスクとするセルフアライメ
ントプロセスで、砒素（Ａｓ）等のＮ型不純物をイオン
注入することにより、ソース・ドレイン領域となるＮ+
拡散層６０７，６０７を形成する（同図（ｅ））。この
ように、セルフアライメントプロセスなので、スプリッ
トゲートを高精度で形成できる。次に、Ｐ型シリコン基
板６０１の上に薄い層間絶縁膜６０８を堆積した後、コ
ントロールゲート６０９を形成する（同図（ｆ））。こ
のいうにして、ＥＥＰＲＯＭが製造される。
記ＥＥＰＲＯＭの製造方法を工程順に説明する。まず、
ゲート酸化膜（熱酸化膜）６０３が成膜されたＰ型シリ
コン基板６０１のチャネル領域に、基板６０１の不純物
濃度よりも高い濃度のＰ型不純物拡散層（Ｐ+拡散層）
形成した後（同図（ａ））、フローティングゲート６０
４のパターニングを行う（同図（ｂ））。次に、Ｐ型シ
リコン基板６０１の上に酸化膜を堆積した後、異方性エ
ッチングによりエッチバックを行うことにより、フロー
ティングゲート６０４の側壁部分に酸化膜サイドウォー
ル６０５を形成する（同図（ｃ））。次に、フローティ
ングゲート６０４の側壁に形成されている酸化膜サイド
ウォール６０５のうち、ホトレジスト６０６により片側
（図中左側）の酸化膜サイドウォール６０５だけを覆い
（同図（ｄ））、露出状態にある他の片側（図中右側）
の酸化膜サイドウォール６０５をエッチング除去する。
次に、フローティングゲート６０４と酸化膜サイドウォ
ール６０５とを自己整合的マスクとするセルフアライメ
ントプロセスで、砒素（Ａｓ）等のＮ型不純物をイオン
注入することにより、ソース・ドレイン領域となるＮ+
拡散層６０７，６０７を形成する（同図（ｅ））。この
ように、セルフアライメントプロセスなので、スプリッ
トゲートを高精度で形成できる。次に、Ｐ型シリコン基
板６０１の上に薄い層間絶縁膜６０８を堆積した後、コ
ントロールゲート６０９を形成する（同図（ｆ））。こ
のいうにして、ＥＥＰＲＯＭが製造される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報記載の従来技術においては、フローティングゲート６
０４の側壁部分に酸化膜サイドウォール６０５を形成す
るサイドウォール形成プロセスを用いて、セルフアライ
メントでスプリット領域を形成するため、高精度である
反面、製造方法が複雑化し、これに伴い、製造工程数が
増加し、ひいては、歩留まりの低下やコストを上昇させ
るという、欠点があった。また、片側の酸化膜サイドウ
ォール６０５だけをホトレジスト６０６で確実に保護す
るためには、ホトリソグラフィ工程におけるアライメン
ト精度誤差を考慮したマージンが必要であるが、従来技
術では上述のセルフアライメントプロセスを用いてはい
るものの、微細化はやはり難しい。また、Ｐ型シリコン
基板６０１のチャネル領域のみにＰ+拡散層６０２を形
成する工程においても、上記と同様にホトリソグラフィ
工程におけるアライメント精度誤差を考慮したマージン
が必要となるため、微細化はやはり難しい。したがっ
て、上記公報記載の従来技術では、高集積化を図ること
は困難である、という問題があった。
報記載の従来技術においては、フローティングゲート６
０４の側壁部分に酸化膜サイドウォール６０５を形成す
るサイドウォール形成プロセスを用いて、セルフアライ
メントでスプリット領域を形成するため、高精度である
反面、製造方法が複雑化し、これに伴い、製造工程数が
増加し、ひいては、歩留まりの低下やコストを上昇させ
るという、欠点があった。また、片側の酸化膜サイドウ
ォール６０５だけをホトレジスト６０６で確実に保護す
るためには、ホトリソグラフィ工程におけるアライメン
ト精度誤差を考慮したマージンが必要であるが、従来技
術では上述のセルフアライメントプロセスを用いてはい
るものの、微細化はやはり難しい。また、Ｐ型シリコン
基板６０１のチャネル領域のみにＰ+拡散層６０２を形
成する工程においても、上記と同様にホトリソグラフィ
工程におけるアライメント精度誤差を考慮したマージン
が必要となるため、微細化はやはり難しい。したがっ
て、上記公報記載の従来技術では、高集積化を図ること
は困難である、という問題があった。
【０００５】この発明は、上述の事情に鑑みてなされた
もので、簡単でかつ短い製造プロセスで、高精度かつ高
集積化を図ることのできる不揮発性半導体記憶装置及び
その製造方法を提供することを目的としている。
もので、簡単でかつ短い製造プロセスで、高精度かつ高
集積化を図ることのできる不揮発性半導体記憶装置及び
その製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１導電型の半導体基板上
にフローティングゲートとコントロールゲートとを有
し、かつ、上記半導体基板中に形成された第２導電型の
不純物拡散層領域からそれぞれなるソースとドレインと
の間のチャネルが、上記フローティングゲートによって
覆われている領域と覆われていない領域とに分けられて
おり、該フローティングゲートに覆われていない領域が
スプリットゲートとなっているスプリットゲート型の不
揮発性半導体記憶装置に係り、上記半導体基板中のメモ
リトランジスタ領域全面に、該半導体基板よりも高濃度
の第１導電型の第１の不純物拡散層領域を有する一方、
上記スプリットゲート領域の上記半導体基板表面には、
上記第１不純物拡散層領域よりも低濃度の第１導電型の
第２の不純物拡散層領域を有してなることを特徴として
いる。
に、請求項１記載の発明は、第１導電型の半導体基板上
にフローティングゲートとコントロールゲートとを有
し、かつ、上記半導体基板中に形成された第２導電型の
不純物拡散層領域からそれぞれなるソースとドレインと
の間のチャネルが、上記フローティングゲートによって
覆われている領域と覆われていない領域とに分けられて
おり、該フローティングゲートに覆われていない領域が
スプリットゲートとなっているスプリットゲート型の不
揮発性半導体記憶装置に係り、上記半導体基板中のメモ
リトランジスタ領域全面に、該半導体基板よりも高濃度
の第１導電型の第１の不純物拡散層領域を有する一方、
上記スプリットゲート領域の上記半導体基板表面には、
上記第１不純物拡散層領域よりも低濃度の第１導電型の
第２の不純物拡散層領域を有してなることを特徴として
いる。
【０００７】また、請求項２記載の発明は、第１導電型
の半導体基板上にフローティングゲートとコントロール
ゲートとを有し、かつ、上記半導体基板中に形成された
第２導電型の不純物拡散層領域からそれぞれなるソース
とドレインとの間のチャネルが、上記フローティングゲ
ートによって覆われている領域と覆われていない領域と
に分けられており、該フローティングゲートに覆われて
いない領域がスプリットゲートとなっているスプリット
ゲート型の不揮発性半導体記憶装置に係り、上記半導体
基板中のメモリトランジスタ領域のチャネル領域に、該
半導体基板よりも高濃度の第１導電型の第１の不純物拡
散層領域を有する一方、上記スプリットゲート領域の上
記半導体基板表面には、上記第１不純物拡散層領域より
も低濃度の第１導電型の第２の不純物拡散層領域を有し
てなることを特徴としている。
の半導体基板上にフローティングゲートとコントロール
ゲートとを有し、かつ、上記半導体基板中に形成された
第２導電型の不純物拡散層領域からそれぞれなるソース
とドレインとの間のチャネルが、上記フローティングゲ
ートによって覆われている領域と覆われていない領域と
に分けられており、該フローティングゲートに覆われて
いない領域がスプリットゲートとなっているスプリット
ゲート型の不揮発性半導体記憶装置に係り、上記半導体
基板中のメモリトランジスタ領域のチャネル領域に、該
半導体基板よりも高濃度の第１導電型の第１の不純物拡
散層領域を有する一方、上記スプリットゲート領域の上
記半導体基板表面には、上記第１不純物拡散層領域より
も低濃度の第１導電型の第２の不純物拡散層領域を有し
てなることを特徴としている。
【０００８】また、請求項３記載の発明は、第１導電型
の半導体基板上にフローティングゲートとコントロール
ゲートとを有し、かつ、上記半導体基板中に形成された
第２導電型の不純物拡散層領域からそれぞれなるソース
とドレインとの間のチャネルが、上記フローティングゲ
ートによって覆われている領域と覆われていない領域と
に分けられており、該フローティングゲートに覆われて
いない領域がスプリットゲートとなっているスプリット
ゲート型の不揮発性半導体記憶装置の製造方法に係り、
上記半導体基板中に、第１導電型の不純物をイオン注入
して上記半導体基板よりも高濃度の第１導電型の第１の
不純物拡散層領域を上記メモリトランジスタ領域全面に
形成する第１の工程と、第１の工程にて形成された上記
第１の不純物拡散層領域の上にゲート絶縁膜を形成する
と共に該ゲート絶縁膜の上にフローティングゲートを形
成する第２の工程と、上記第２の工程にて形成された上
記フローティングゲートを自己整合的マスクとするセル
フアライメントで第２導電型の不純物を所定の方向から
斜めイオン注入して、上記フローティングゲートの片側
の端部がオーバーラップすると共に反対側の端部がオフ
セットになるように、上記ソース領域及びドレイン領域
となる第２導電型の不純物拡散層領域を形成すると共
に、上記スプリットゲート領域を形成する第３の工程
と、上記半導体基板に対して略垂直に第２導電型の不純
物を、上記スプリットゲート領域の上記半導体基板表面
の導電型が反転しない程度に、イオン注入してスプリッ
トゲートのしきい値電圧を調整する第４の工程と、上記
フローティングゲートを覆う状態で層間絶縁膜を形成
し、該層間絶縁膜の上にコントロールゲート第５の工程
とを有してなることを特徴としている。
の半導体基板上にフローティングゲートとコントロール
ゲートとを有し、かつ、上記半導体基板中に形成された
第２導電型の不純物拡散層領域からそれぞれなるソース
とドレインとの間のチャネルが、上記フローティングゲ
ートによって覆われている領域と覆われていない領域と
に分けられており、該フローティングゲートに覆われて
いない領域がスプリットゲートとなっているスプリット
ゲート型の不揮発性半導体記憶装置の製造方法に係り、
上記半導体基板中に、第１導電型の不純物をイオン注入
して上記半導体基板よりも高濃度の第１導電型の第１の
不純物拡散層領域を上記メモリトランジスタ領域全面に
形成する第１の工程と、第１の工程にて形成された上記
第１の不純物拡散層領域の上にゲート絶縁膜を形成する
と共に該ゲート絶縁膜の上にフローティングゲートを形
成する第２の工程と、上記第２の工程にて形成された上
記フローティングゲートを自己整合的マスクとするセル
フアライメントで第２導電型の不純物を所定の方向から
斜めイオン注入して、上記フローティングゲートの片側
の端部がオーバーラップすると共に反対側の端部がオフ
セットになるように、上記ソース領域及びドレイン領域
となる第２導電型の不純物拡散層領域を形成すると共
に、上記スプリットゲート領域を形成する第３の工程
と、上記半導体基板に対して略垂直に第２導電型の不純
物を、上記スプリットゲート領域の上記半導体基板表面
の導電型が反転しない程度に、イオン注入してスプリッ
トゲートのしきい値電圧を調整する第４の工程と、上記
フローティングゲートを覆う状態で層間絶縁膜を形成
し、該層間絶縁膜の上にコントロールゲート第５の工程
とを有してなることを特徴としている。
【０００９】また、請求項４記載の発明は、第１導電型
の半導体基板上にフローティングゲートとコントロール
ゲートとを有し、かつ、上記半導体基板中に形成された
第２導電型の不純物拡散層領域からそれぞれなるソース
とドレインとの間のチャネルが、上記フローティングゲ
ートによって覆われている領域と覆われていない領域と
に分けられており、該フローティングゲートに覆われて
いない領域がスプリットゲートとなっているスプリット
ゲート型の不揮発性半導体記憶装置の製造方法に係り、
上記半導体基板上にゲート絶縁膜を形成すると共に該ゲ
ート絶縁膜の上にフローティングゲートを形成する第１
の工程と、上記第１の工程にて形成された上記フローテ
ィングゲートを自己整合的マスクとするセルフアライメ
ントで第２導電型の不純物を所定の方向から第１の斜め
イオン注入を行って、上記フローティングゲートの片側
の端部がオーバーラップすると共に反対側の端部がオフ
セットになるように、上記ソース領域及びドレイン領域
となる第２導電型の不純物拡散層領域を形成すると共
に、上記スプリットゲート領域を形成する第２の工程
と、上記第１導電型の不純物を、上記第２の工程におけ
る第２導電型の不純物の斜めイオン注入とは逆方向から
斜めイオン注入して、上記フローティングゲートの片側
の端部がオーバーラップすると共に反対側の端部がオフ
セットになるように、上記半導体基板よりも高濃度の第
１導電型の第１の不純物拡散層領域をメモリトランジス
タ領域のチャネル領域に形成する第３の工程と、上記半
導体基板に対して略垂直に第２導電型の不純物を、上記
スプリットゲート領域の上記半導体基板表面の導電型が
反転しない程度に、イオン注入してスプリットゲートの
しきい値電圧を調整する第４の工程と、上記フローティ
ングゲートを覆う状態で層間絶縁膜を形成し、該層間絶
縁膜の上にコントロールゲート第５の工程とを有してな
ることを特徴としている。
の半導体基板上にフローティングゲートとコントロール
ゲートとを有し、かつ、上記半導体基板中に形成された
第２導電型の不純物拡散層領域からそれぞれなるソース
とドレインとの間のチャネルが、上記フローティングゲ
ートによって覆われている領域と覆われていない領域と
に分けられており、該フローティングゲートに覆われて
いない領域がスプリットゲートとなっているスプリット
ゲート型の不揮発性半導体記憶装置の製造方法に係り、
上記半導体基板上にゲート絶縁膜を形成すると共に該ゲ
ート絶縁膜の上にフローティングゲートを形成する第１
の工程と、上記第１の工程にて形成された上記フローテ
ィングゲートを自己整合的マスクとするセルフアライメ
ントで第２導電型の不純物を所定の方向から第１の斜め
イオン注入を行って、上記フローティングゲートの片側
の端部がオーバーラップすると共に反対側の端部がオフ
セットになるように、上記ソース領域及びドレイン領域
となる第２導電型の不純物拡散層領域を形成すると共
に、上記スプリットゲート領域を形成する第２の工程
と、上記第１導電型の不純物を、上記第２の工程におけ
る第２導電型の不純物の斜めイオン注入とは逆方向から
斜めイオン注入して、上記フローティングゲートの片側
の端部がオーバーラップすると共に反対側の端部がオフ
セットになるように、上記半導体基板よりも高濃度の第
１導電型の第１の不純物拡散層領域をメモリトランジス
タ領域のチャネル領域に形成する第３の工程と、上記半
導体基板に対して略垂直に第２導電型の不純物を、上記
スプリットゲート領域の上記半導体基板表面の導電型が
反転しない程度に、イオン注入してスプリットゲートの
しきい値電圧を調整する第４の工程と、上記フローティ
ングゲートを覆う状態で層間絶縁膜を形成し、該層間絶
縁膜の上にコントロールゲート第５の工程とを有してな
ることを特徴としている。
【００１０】
【作用】この発明の構成では、スプリットゲート領域
を、従来のようにサイドウォールプロセスを用いて形成
するのではなく、斜めイオン注入プロセスを用いて形成
しているため、工程が簡単で短い。また、チャネル領域
の第１導電型の不純物拡散層涼気領域の不純物濃度を高
くすることにより、第２導電型の不純物拡散層領域と第
１導電型の不純物拡散層領域との界面を急峻にしたの
で、スプリットゲート領域の制御性が一段と向上する。
また、フローティングゲートを自己整合的マスクにし
て、上記スプリットゲート領域の上記半導体基板表面の
導電型が反転しない程度に、第２導電型の不純物をイオ
ン注入するため、スプリットゲートのしきい値電圧を適
正値に制御できる。
を、従来のようにサイドウォールプロセスを用いて形成
するのではなく、斜めイオン注入プロセスを用いて形成
しているため、工程が簡単で短い。また、チャネル領域
の第１導電型の不純物拡散層涼気領域の不純物濃度を高
くすることにより、第２導電型の不純物拡散層領域と第
１導電型の不純物拡散層領域との界面を急峻にしたの
で、スプリットゲート領域の制御性が一段と向上する。
また、フローティングゲートを自己整合的マスクにし
て、上記スプリットゲート領域の上記半導体基板表面の
導電型が反転しない程度に、第２導電型の不純物をイオ
ン注入するため、スプリットゲートのしきい値電圧を適
正値に制御できる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるメモリセルトラン
ジスタの層構成を示す断面図、また、図２は、同メモリ
セルトランジスタの製造方法を工程順に示す断面図であ
り、（ａ）はＰ+拡散層及びゲート酸化膜を形成した状
態を示す断面図、（ｂ）はフローティングゲートを形成
した状態を示す断面図、（ｃ）はＮ+拡散層を形成した
状態を示す断面図、（ｄ）はＰ型拡散層を形成した状態
を示す断面図、また、（ｅ）は層間絶縁膜及びコントロ
ールゲートを形成した状態を示す断面図である。この例
のメモリセルトランジスタは、スプリットゲート型の不
揮発性半導体記憶装置に係り、図１に示すように、Ｐ型
シリコン基板２０１と、Ｐ+拡散層（Ｐ型不純物拡散
層）２０２と、ゲート酸化膜２０３と、フローティング
ゲート２０４と、バーチャル・グランドのソース・ドレ
イン領域となるＮ+拡散層（Ｎ型不純物拡散層）２０
５，２０５と、Ｐ-拡散層（Ｐ型不純物拡散層）２０６
と、層間絶縁膜２０７と、コントロールゲート２０８と
から構成されている。上記構成において、Ｐ型シリコン
基板２０１上のメモリセルトランジスタ領域の全面に
は、Ｐ型シリコン基板２０１よりも高濃度のＰ+拡散層
２０２が形成されており、スプリットゲート領域の基板
表面は、Ｐ+拡散層２０２よりも低濃度のＰ-拡散層２０
６となっている。フローティングゲート２０４の片側の
端部（図中右端部）は、Ｎ+拡散層２０５とオーバーラ
ップし、フローティングゲート２０４の反対側の端部
（図中左端部）は、Ｎ+拡散層２０５とオフセットにな
っている。このオフセットになった領域がスプリット領
域であり、スプリット領域に流れる電流は、コントロー
ルゲート２０８に印加される電圧によって制御される。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるメモリセルトラン
ジスタの層構成を示す断面図、また、図２は、同メモリ
セルトランジスタの製造方法を工程順に示す断面図であ
り、（ａ）はＰ+拡散層及びゲート酸化膜を形成した状
態を示す断面図、（ｂ）はフローティングゲートを形成
した状態を示す断面図、（ｃ）はＮ+拡散層を形成した
状態を示す断面図、（ｄ）はＰ型拡散層を形成した状態
を示す断面図、また、（ｅ）は層間絶縁膜及びコントロ
ールゲートを形成した状態を示す断面図である。この例
のメモリセルトランジスタは、スプリットゲート型の不
揮発性半導体記憶装置に係り、図１に示すように、Ｐ型
シリコン基板２０１と、Ｐ+拡散層（Ｐ型不純物拡散
層）２０２と、ゲート酸化膜２０３と、フローティング
ゲート２０４と、バーチャル・グランドのソース・ドレ
イン領域となるＮ+拡散層（Ｎ型不純物拡散層）２０
５，２０５と、Ｐ-拡散層（Ｐ型不純物拡散層）２０６
と、層間絶縁膜２０７と、コントロールゲート２０８と
から構成されている。上記構成において、Ｐ型シリコン
基板２０１上のメモリセルトランジスタ領域の全面に
は、Ｐ型シリコン基板２０１よりも高濃度のＰ+拡散層
２０２が形成されており、スプリットゲート領域の基板
表面は、Ｐ+拡散層２０２よりも低濃度のＰ-拡散層２０
６となっている。フローティングゲート２０４の片側の
端部（図中右端部）は、Ｎ+拡散層２０５とオーバーラ
ップし、フローティングゲート２０４の反対側の端部
（図中左端部）は、Ｎ+拡散層２０５とオフセットにな
っている。このオフセットになった領域がスプリット領
域であり、スプリット領域に流れる電流は、コントロー
ルゲート２０８に印加される電圧によって制御される。
【００１２】次に、図２（ａ）〜（ｅ）を参照して、上
記構成のメモリセルトランジスタの製造方法について説
明する。 （１）第１の工程（図２（ａ）） まず、Ｐ型シリコン基板２０１上のメモリセルトランジ
スタ領域に、Ｐ型不純物として、例えばボロン（Ｂ）を
１×１０12ｃｍ-3以上１×１０15ｃｍ-3未満のドーズ量
でイオン注入することにより、Ｐ+拡散層２０２の領域
を形成する。さらに、Ｐ+拡散層２０２の表面に、熱酸
化法を用いて、例えば膜厚４ｎｍ〜３０ｎｍのゲート酸
化膜２０３を形成する。
記構成のメモリセルトランジスタの製造方法について説
明する。 （１）第１の工程（図２（ａ）） まず、Ｐ型シリコン基板２０１上のメモリセルトランジ
スタ領域に、Ｐ型不純物として、例えばボロン（Ｂ）を
１×１０12ｃｍ-3以上１×１０15ｃｍ-3未満のドーズ量
でイオン注入することにより、Ｐ+拡散層２０２の領域
を形成する。さらに、Ｐ+拡散層２０２の表面に、熱酸
化法を用いて、例えば膜厚４ｎｍ〜３０ｎｍのゲート酸
化膜２０３を形成する。
【００１３】（２）第２の工程（図２（ｂ）） 次に、ゲート酸化膜２０３の上に多結晶シリコンを堆積
し、Ｎ型不純物を拡散することにより多結晶シリコンを
Ｎ型化した後、ホトリソグラフィ工程にて、パターニン
グを行うことによりフローティングゲート２０４を形成
する。
し、Ｎ型不純物を拡散することにより多結晶シリコンを
Ｎ型化した後、ホトリソグラフィ工程にて、パターニン
グを行うことによりフローティングゲート２０４を形成
する。
【００１４】（３）第３の工程（図２（ｃ）） 次に、フローティングゲート２０４を自己整合的マスク
とするセルフアライメントプロセスでＮ型不純物とし
て、例えば砒素（Ａｓ）を１×１０14ｃｍ-3以上１×１
０16ｃｍ-3未満のドーズ量で（図中右方から）斜めイオ
ン注入することにより、Ｎ+拡散層２０５を形成する。
この場合、フローティングゲート２０４の片側（図中右
側）の端部がＮ+拡散層２０５とオーバーラップし、か
つフローティングゲート２０４の反対側（図中左側）の
端部がＮ+拡散層２０５とオフセットになるようにイオ
ン注入の方向と角度を設定する。
とするセルフアライメントプロセスでＮ型不純物とし
て、例えば砒素（Ａｓ）を１×１０14ｃｍ-3以上１×１
０16ｃｍ-3未満のドーズ量で（図中右方から）斜めイオ
ン注入することにより、Ｎ+拡散層２０５を形成する。
この場合、フローティングゲート２０４の片側（図中右
側）の端部がＮ+拡散層２０５とオーバーラップし、か
つフローティングゲート２０４の反対側（図中左側）の
端部がＮ+拡散層２０５とオフセットになるようにイオ
ン注入の方向と角度を設定する。
【００１５】（４）第４の工程（図２（ｄ）） 次に、フローティングゲート２０４を自己整合的マスク
とするセルフアライメントプロセスでＮ型不純物とし
て、例えば砒素（Ａｓ）を１×１０11ｃｍ-3以上１×１
０15ｃｍ-3未満のドーズ量で垂直にイオン注入すること
により、スプリットゲート領域の基板表面に、Ｐ+拡散
層２０２よりも低濃度のＰ-拡散層２０６を形成する。
ここで、このイオン注入を制御することにより、スプリ
ットゲートを、デプレッションにならない範囲で、所望
のしきい値電圧に調整する。
とするセルフアライメントプロセスでＮ型不純物とし
て、例えば砒素（Ａｓ）を１×１０11ｃｍ-3以上１×１
０15ｃｍ-3未満のドーズ量で垂直にイオン注入すること
により、スプリットゲート領域の基板表面に、Ｐ+拡散
層２０２よりも低濃度のＰ-拡散層２０６を形成する。
ここで、このイオン注入を制御することにより、スプリ
ットゲートを、デプレッションにならない範囲で、所望
のしきい値電圧に調整する。
【００１６】（５）第５の工程（図２（ｅ）） 次に、フローティングゲート２０４を覆う状態で、この
フローティングゲート２０４を電気的に絶縁する層間絶
縁膜２０７を形成し、さらに層間絶縁膜２０７の上にコ
ントロールゲート２０８を形成する。このように、第１
の工程〜第５の工程を経て、メモリセルトランジスタが
製造される。
フローティングゲート２０４を電気的に絶縁する層間絶
縁膜２０７を形成し、さらに層間絶縁膜２０７の上にコ
ントロールゲート２０８を形成する。このように、第１
の工程〜第５の工程を経て、メモリセルトランジスタが
製造される。
【００１７】このように、この例の構成によれば、斜め
イオン注入を利用したセルフアラインプロセスでスプリ
ットゲート領域を形成できるので、スプリットゲート
を、高精度に、かつ単純なプロセスで形成できる。ま
た、スプリットゲートの形成に際しては、ホトリソグラ
フィ工程におけるアライメント精度に依存しないので、
高集積化が可能となる。
イオン注入を利用したセルフアラインプロセスでスプリ
ットゲート領域を形成できるので、スプリットゲート
を、高精度に、かつ単純なプロセスで形成できる。ま
た、スプリットゲートの形成に際しては、ホトリソグラ
フィ工程におけるアライメント精度に依存しないので、
高集積化が可能となる。
【００１８】◇第２実施例 図３は、この発明の第２実施例であるメモリセルトラン
ジスタの層構成を示す断面図、また、図４は、同メモリ
セルトランジスタの製造方法を工程順に示す断面図であ
り、（ａ）はゲート酸化膜及びフローティングゲートを
形成した状態を示す断面図、（ｂ）はＮ+拡散層を形成
した状態を示す断面図、（ｃ）はＰ+拡散層を形成した
状態を示す断面図、（ｄ）はＰ型拡散層を形成した状態
を示す断面図、また、（ｅ）は層間絶縁膜及びコントロ
ールゲートを形成した状態を示す断面図である。
ジスタの層構成を示す断面図、また、図４は、同メモリ
セルトランジスタの製造方法を工程順に示す断面図であ
り、（ａ）はゲート酸化膜及びフローティングゲートを
形成した状態を示す断面図、（ｂ）はＮ+拡散層を形成
した状態を示す断面図、（ｃ）はＰ+拡散層を形成した
状態を示す断面図、（ｄ）はＰ型拡散層を形成した状態
を示す断面図、また、（ｅ）は層間絶縁膜及びコントロ
ールゲートを形成した状態を示す断面図である。
【００１９】この例のメモリセルトランジスタは、図３
に示すように、Ｐ型シリコン基板４０１と、、ゲート酸
化膜４０２と、フローティングゲート４０３と、バーチ
ャル・グランドのソース・ドレイン領域となるＮ+拡散
層４０４と、、チャネル領域となるＰ+拡散層４０５
と、Ｐ-拡散層４０６と層間絶縁膜４０７と、コントロ
ールゲート４０８とから構成されている。この例のメモ
リセルトランジスタが上述の第１実施例と大きく異なる
ところは、Ｐ型シリコン基板４０１よりも高濃度のＰ+
拡散層４０５を、メモリセルトランジスタ領域の全面に
ではなく、チャネル領域のみに設けるようにした点であ
る。
に示すように、Ｐ型シリコン基板４０１と、、ゲート酸
化膜４０２と、フローティングゲート４０３と、バーチ
ャル・グランドのソース・ドレイン領域となるＮ+拡散
層４０４と、、チャネル領域となるＰ+拡散層４０５
と、Ｐ-拡散層４０６と層間絶縁膜４０７と、コントロ
ールゲート４０８とから構成されている。この例のメモ
リセルトランジスタが上述の第１実施例と大きく異なる
ところは、Ｐ型シリコン基板４０１よりも高濃度のＰ+
拡散層４０５を、メモリセルトランジスタ領域の全面に
ではなく、チャネル領域のみに設けるようにした点であ
る。
【００２０】次に、図４（ａ）〜（ｅ）を参照して、こ
の例のメモリセルトランジスタの製造方法を工程順に説
明する。 （１）第１の工程（図４（ａ）） まず、Ｐ型シリコン基板４０１の表面に、熱酸化法を用
いて、ゲート酸化膜４０２を例えば４ｎｍ〜３０ｎｍの
膜厚で形成する。さらに、ゲート酸化膜４０２の上に多
結晶シリコンを堆積し、Ｎ型不純物を拡散して多結晶シ
リコンをＮ型化した後、パターニングを行ってフローテ
ィングゲート４０３を形成する。
の例のメモリセルトランジスタの製造方法を工程順に説
明する。 （１）第１の工程（図４（ａ）） まず、Ｐ型シリコン基板４０１の表面に、熱酸化法を用
いて、ゲート酸化膜４０２を例えば４ｎｍ〜３０ｎｍの
膜厚で形成する。さらに、ゲート酸化膜４０２の上に多
結晶シリコンを堆積し、Ｎ型不純物を拡散して多結晶シ
リコンをＮ型化した後、パターニングを行ってフローテ
ィングゲート４０３を形成する。
【００２１】（２）第２の工程（図４（ｂ）） 次に、フローティングゲート４０３を自己整合的マスク
とするセルフアライメントプロセスでＮ型不純物とし
て、例えば砒素（Ａｓ）を１×１０14ｃｍ-3以上１×１
０16ｃｍ-3未満のドーズ量で（図中右方から）斜めイオ
ン注入することにより、Ｎ+拡散層４０４を形成する。
この場合、フローティングゲート４０３の片側の端部
（図中右端部）がＮ+拡散層４０４とオーバーラップ
し、フローティングゲート４０４の反対側の端部（図中
左端部）がＮ+拡散層４０４とオフセットになるように
イオン注入の方向と角度を設定する。
とするセルフアライメントプロセスでＮ型不純物とし
て、例えば砒素（Ａｓ）を１×１０14ｃｍ-3以上１×１
０16ｃｍ-3未満のドーズ量で（図中右方から）斜めイオ
ン注入することにより、Ｎ+拡散層４０４を形成する。
この場合、フローティングゲート４０３の片側の端部
（図中右端部）がＮ+拡散層４０４とオーバーラップ
し、フローティングゲート４０４の反対側の端部（図中
左端部）がＮ+拡散層４０４とオフセットになるように
イオン注入の方向と角度を設定する。
【００２２】（３）第３の工程（図４（ｃ）） 次に、再びフローティングゲート４０３を自己整合的マ
スクとするセルフアライメントプロセスでＰ型不純物と
して、例えばボロン（Ｂ）を１×１０12ｃｍ-3以上１×
１０15ｃｍ-3未満のドーズ量で、前工程（図４（ｂ））
においてＮ型不純物を斜めイオン注入した方向とは逆方
向（図中左方）から斜めイオン注入することにより、Ｐ
+拡散層４０５の領域を形成する。
スクとするセルフアライメントプロセスでＰ型不純物と
して、例えばボロン（Ｂ）を１×１０12ｃｍ-3以上１×
１０15ｃｍ-3未満のドーズ量で、前工程（図４（ｂ））
においてＮ型不純物を斜めイオン注入した方向とは逆方
向（図中左方）から斜めイオン注入することにより、Ｐ
+拡散層４０５の領域を形成する。
【００２３】（４）第４の工程（図４（ｄ）） 次に、ここでもフローティングゲート４０３を自己整合
的マスクとするセルフアライメントプロセスで、Ｎ型不
純物として、例えば砒素（Ａｓ）を１×１０11ｃｍ-3以
上１×１０15ｃｍ-3未満のドーズ量で垂直にイオン注入
することにより、スプリットゲート領域の基板表面に、
Ｐ+拡散層４０５よりも低濃度のＰ-拡散層４０６の領域
を形成する。ここで、このイオン注入を制御することに
より、スプリットゲートを、デプレッションにならない
範囲で、所望のしきい値電圧に調整する。
的マスクとするセルフアライメントプロセスで、Ｎ型不
純物として、例えば砒素（Ａｓ）を１×１０11ｃｍ-3以
上１×１０15ｃｍ-3未満のドーズ量で垂直にイオン注入
することにより、スプリットゲート領域の基板表面に、
Ｐ+拡散層４０５よりも低濃度のＰ-拡散層４０６の領域
を形成する。ここで、このイオン注入を制御することに
より、スプリットゲートを、デプレッションにならない
範囲で、所望のしきい値電圧に調整する。
【００２４】（５）第５の工程（図４（ｅ）） 次に、フローティングゲート４０３を覆う状態で、フロ
ーティングゲート４０３を電気的に絶縁する層間絶縁膜
４０７を形成し、さらに層間絶縁膜４０７の上にコント
ロールゲート４０８を形成する。このように、第１の工
程〜第５の工程を経て、メモリセルトランジスタが製造
される。
ーティングゲート４０３を電気的に絶縁する層間絶縁膜
４０７を形成し、さらに層間絶縁膜４０７の上にコント
ロールゲート４０８を形成する。このように、第１の工
程〜第５の工程を経て、メモリセルトランジスタが製造
される。
【００２５】このように、この第２実施例の構成によっ
ても、上述した第１実施例で述べたと略同様の効果を得
ることができる。
ても、上述した第１実施例で述べたと略同様の効果を得
ることができる。
【００２６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、不純物イ
オンのドーズ量やゲート酸化膜の膜厚は、上述の数値に
限定されない。また、上述の実施例においては、Ｎチャ
ネルのメモリセルトランジスタについて延べたが、これ
に限らず、Ｐチャネルのメモリセルトランジスタに用い
ても勿論良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、不純物イ
オンのドーズ量やゲート酸化膜の膜厚は、上述の数値に
限定されない。また、上述の実施例においては、Ｎチャ
ネルのメモリセルトランジスタについて延べたが、これ
に限らず、Ｐチャネルのメモリセルトランジスタに用い
ても勿論良い。
【００２７】
【発明の効果】以上説明したように、この発明の構成に
よれば、スプリットゲート領域を、従来のようにサイド
ウォールプロセスを用いて形成するのではなく、斜めイ
オン注入プロセスを用いて形成しているため、工程が簡
単で短くて済む。また、チャネル領域の第１導電型の不
純物拡散層涼気領域の不純物濃度を高くすることによ
り、第２導電型の不純物拡散層領域と第１導電型の不純
物拡散層領域との界面を急峻にしたので、スプリットゲ
ート領域の制御性が一段と向上する。また、フローティ
ングゲートを自己整合的マスクにして、上記スプリット
ゲート領域の上記半導体基板表面の導電型が反転しない
程度に、第２導電型の不純物をイオン注入するため、ス
プリットゲートのしきい値電圧を適正値に制御できる。
よれば、スプリットゲート領域を、従来のようにサイド
ウォールプロセスを用いて形成するのではなく、斜めイ
オン注入プロセスを用いて形成しているため、工程が簡
単で短くて済む。また、チャネル領域の第１導電型の不
純物拡散層涼気領域の不純物濃度を高くすることによ
り、第２導電型の不純物拡散層領域と第１導電型の不純
物拡散層領域との界面を急峻にしたので、スプリットゲ
ート領域の制御性が一段と向上する。また、フローティ
ングゲートを自己整合的マスクにして、上記スプリット
ゲート領域の上記半導体基板表面の導電型が反転しない
程度に、第２導電型の不純物をイオン注入するため、ス
プリットゲートのしきい値電圧を適正値に制御できる。
【図１】この発明の第１実施例であるメモリセルトラン
ジスタの層構成を示す断面図である。
ジスタの層構成を示す断面図である。
【図２】同メモリセルトランジスタの製造方法を工程順
に示す断面図であり、（ａ）はＰ+拡散層及びゲート酸
化膜を形成した状態を示す断面図、（ｂ）はフローティ
ングゲートを形成した状態を示す断面図、（ｃ）はＮ+
拡散層を形成した状態を示す断面図、（ｄ）はＰ型拡散
層を形成した状態を示す断面図、また、（ｅ）は層間絶
縁膜及びコントロールゲートを形成した状態を示す断面
図である。
に示す断面図であり、（ａ）はＰ+拡散層及びゲート酸
化膜を形成した状態を示す断面図、（ｂ）はフローティ
ングゲートを形成した状態を示す断面図、（ｃ）はＮ+
拡散層を形成した状態を示す断面図、（ｄ）はＰ型拡散
層を形成した状態を示す断面図、また、（ｅ）は層間絶
縁膜及びコントロールゲートを形成した状態を示す断面
図である。
【図３】この発明の第２実施例であるメモリセルトラン
ジスタの層構成を示す断面図である。
ジスタの層構成を示す断面図である。
【図４】同メモリセルトランジスタの製造方法を工程順
に示す断面図であり、（ａ）はゲート酸化膜及びフロー
ティングゲートを形成した状態を示す断面図、（ｂ）は
Ｎ+拡散層を形成した状態を示す断面図、（ｃ）はＰ+拡
散層を形成した状態を示す断面図、（ｄ）はＰ型拡散層
を形成した状態を示す断面図、また、（ｅ）は層間絶縁
膜及びコントロールゲートを形成した状態を示す断面図
である。
に示す断面図であり、（ａ）はゲート酸化膜及びフロー
ティングゲートを形成した状態を示す断面図、（ｂ）は
Ｎ+拡散層を形成した状態を示す断面図、（ｃ）はＰ+拡
散層を形成した状態を示す断面図、（ｄ）はＰ型拡散層
を形成した状態を示す断面図、また、（ｅ）は層間絶縁
膜及びコントロールゲートを形成した状態を示す断面図
である。
【図５】従来例であるスプリットゲート型不揮発性半導
体記憶装置の層構成を示す断面図である。
体記憶装置の層構成を示す断面図である。
【図６】同スプリットゲート型不揮発性半導体記憶装置
の製造方法を工程順に示す断面図であり、（ａ）はＰ+
拡散層を形成した状態を示す断面図、（ｂ）はフローテ
ィングゲートを形成した状態を示す断面図、（ｃ）はフ
ローティングゲートの側壁に酸化膜サイドウォールを形
成した状態を示す断面図、（ｄ）はホトレジストで片側
の酸化膜サイドウォールを覆った状態を示す断面図、
（ｅ）はＮ型拡散層を形成した状態を示す断面図、ま
た、（ｆ）は層間絶縁膜及びコントロールゲートを形成
した状態を示す断面図である。
の製造方法を工程順に示す断面図であり、（ａ）はＰ+
拡散層を形成した状態を示す断面図、（ｂ）はフローテ
ィングゲートを形成した状態を示す断面図、（ｃ）はフ
ローティングゲートの側壁に酸化膜サイドウォールを形
成した状態を示す断面図、（ｄ）はホトレジストで片側
の酸化膜サイドウォールを覆った状態を示す断面図、
（ｅ）はＮ型拡散層を形成した状態を示す断面図、ま
た、（ｆ）は層間絶縁膜及びコントロールゲートを形成
した状態を示す断面図である。
【符号の説明】 ２０１，４０１ Ｐ型シリコン基板 ２０２，４０５ Ｐ+拡散層 ２０５，４０４ Ｎ+拡散層 ２０６，４０６ Ｐ-拡散層 ２０３，４０２ ゲート酸化膜 ２０４，４０３ フローティングゲート ２０７，４０７ 層間絶縁膜 ２０８，４０８ コントロールゲート
Claims (4)
- 【請求項１】 第１導電型の半導体基板上にフローティ
ングゲートとコントロールゲートとを有し、かつ、前記
半導体基板中に形成された第２導電型の不純物拡散層領
域からそれぞれなるソースとドレインとの間のチャネル
が、前記フローティングゲートによって覆われている領
域と覆われていない領域とに分けられており、該フロー
ティングゲートに覆われていない領域がスプリットゲー
トとなっているスプリットゲート型の不揮発性半導体記
憶装置であって、 前記半導体基板中のメモリトランジスタ領域全面に、該
半導体基板よりも高濃度の第１導電型の第１の不純物拡
散層領域を有する一方、前記スプリットゲート領域の前
記半導体基板表面には、前記第１不純物拡散層領域より
も低濃度の第１導電型の第２の不純物拡散層領域を有し
てなることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 第１導電型の半導体基板上にフローティ
ングゲートとコントロールゲートとを有し、かつ、前記
半導体基板中に形成された第２導電型の不純物拡散層領
域からそれぞれなるソースとドレインとの間のチャネル
が、前記フローティングゲートによって覆われている領
域と覆われていない領域とに分けられており、該フロー
ティングゲートに覆われていない領域がスプリットゲー
トとなっているスプリットゲート型の不揮発性半導体記
憶装置であって、 前記半導体基板中のメモリトランジスタ領域のチャネル
領域に、該半導体基板よりも高濃度の第１導電型の第１
の不純物拡散層領域を有する一方、前記スプリットゲー
ト領域の前記半導体基板表面には、前記第１不純物拡散
層領域よりも低濃度の第１導電型の第２の不純物拡散層
領域を有してなることを特徴とする不揮発性半導体記憶
装置。 - 【請求項３】 第１導電型の半導体基板上にフローティ
ングゲートとコントロールゲートとを有し、かつ、前記
半導体基板中に形成された第２導電型の不純物拡散層領
域からそれぞれなるソースとドレインとの間のチャネル
が、前記フローティングゲートによって覆われている領
域と覆われていない領域とに分けられており、該フロー
ティングゲートに覆われていない領域がスプリットゲー
トとなっているスプリットゲート型の不揮発性半導体記
憶装置の製造方法であって、 前記半導体基板中に、第１導電型の不純物をイオン注入
して前記半導体基板よりも高濃度の第１導電型の第１の
不純物拡散層領域を前記メモリトランジスタ領域全面に
形成する第１の工程と、 第１の工程にて形成された前記第１の不純物拡散層領域
の上にゲート絶縁膜を形成すると共に該ゲート絶縁膜の
上にフローティングゲートを形成する第２の工程と、 前記第２の工程にて形成された前記フローティングゲー
トを自己整合的マスクとするセルフアライメントで第２
導電型の不純物を所定の方向から斜めイオン注入して、
前記フローティングゲートの片側の端部がオーバーラッ
プすると共に反対側の端部がオフセットになるように、
前記ソース領域及びドレイン領域となる第２導電型の不
純物拡散層領域を形成すると共に、前記スプリットゲー
ト領域を形成する第３の工程と、 前記半導体基板に対して略垂直に第２導電型の不純物
を、前記スプリットゲート領域の前記半導体基板表面の
導電型が反転しない程度に、イオン注入してスプリット
ゲートのしきい値電圧を調整する第４の工程と、 前記フローティングゲートを覆う状態で層間絶縁膜を形
成し、該層間絶縁膜の上にコントロールゲート第５の工
程とを有してなることを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項４】 第１導電型の半導体基板上にフローティ
ングゲートとコントロールゲートとを有し、かつ、前記
半導体基板中に形成された第２導電型の不純物拡散層領
域からそれぞれなるソースとドレインとの間のチャネル
が、前記フローティングゲートによって覆われている領
域と覆われていない領域とに分けられており、該フロー
ティングゲートに覆われていない領域がスプリットゲー
トとなっているスプリットゲート型の不揮発性半導体記
憶装置の製造方法であって、 前記半導体基板上にゲート絶縁膜を形成すると共に該ゲ
ート絶縁膜の上にフローティングゲートを形成する第１
の工程と、 前記第１の工程にて形成された前記フローティングゲー
トを自己整合的マスクとするセルフアライメントで第２
導電型の不純物を所定の方向から第１の斜めイオン注入
を行って、前記フローティングゲートの片側の端部がオ
ーバーラップすると共に反対側の端部がオフセットにな
るように、前記ソース領域及びドレイン領域となる第２
導電型の不純物拡散層領域を形成すると共に、前記スプ
リットゲート領域を形成する第２の工程と、 前記第１導電型の不純物を、前記第２の工程における第
２導電型の不純物の斜めイオン注入とは逆方向から斜め
イオン注入して、前記フローティングゲートの片側の端
部がオーバーラップすると共に反対側の端部がオフセッ
トになるように、前記半導体基板よりも高濃度の第１導
電型の第１の不純物拡散層領域をメモリトランジスタ領
域のチャネル領域に形成する第３の工程と、 前記半導体基板に対して略垂直に第２導電型の不純物
を、前記スプリットゲート領域の前記半導体基板表面の
導電型が反転しない程度に、イオン注入してスプリット
ゲートのしきい値電圧を調整する第４の工程と、 前記フローティングゲートを覆う状態で層間絶縁膜を形
成し、該層間絶縁膜の上にコントロールゲート第５の工
程とを有してなることを特徴とする不揮発性半導体記憶
装置の製造方法。
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1999
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