JPH04318971A - 複合半導体デバイス - Google Patents
複合半導体デバイスInfo
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- JPH04318971A JPH04318971A JP8494891A JP8494891A JPH04318971A JP H04318971 A JPH04318971 A JP H04318971A JP 8494891 A JP8494891 A JP 8494891A JP 8494891 A JP8494891 A JP 8494891A JP H04318971 A JPH04318971 A JP H04318971A
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- JP
- Japan
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- thyristor
- semiconductor device
- composite semiconductor
- fet
- gate
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000002131 composite material Substances 0.000 title claims abstract description 30
- 230000037431 insertion Effects 0.000 claims 1
- 238000003780 insertion Methods 0.000 claims 1
- 230000006698 induction Effects 0.000 abstract description 3
- 230000003068 static effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 101150073536 FET3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は静電誘導サイリスタ（Ｓ
Ｉサイリスタ）とＭＯＳ型ＦＥＴとを組み合わせた複合
半導体デバイスに関するものである。
Ｉサイリスタ）とＭＯＳ型ＦＥＴとを組み合わせた複合
半導体デバイスに関するものである。
【０００２】
【従来の技術】近年、パワーエレクトロニクス分野では
応用装置の高効率化，低騒音化の点から高周波化に対応
できる半導体デバイスの要求が高まっている。ＳＩサイ
リスタは優れた高周波特性が認められているが、ターン
オフ時にゲートから大電流を引き抜く必要があり、ゲー
ト制御回路が他のデバイスよりも複雑かつ大容量になる
欠点があった。
応用装置の高効率化，低騒音化の点から高周波化に対応
できる半導体デバイスの要求が高まっている。ＳＩサイ
リスタは優れた高周波特性が認められているが、ターン
オフ時にゲートから大電流を引き抜く必要があり、ゲー
ト制御回路が他のデバイスよりも複雑かつ大容量になる
欠点があった。
【０００３】そこで、ＳＩサイリスタのカソードをｎチ
ャンネルＭＯＳ型ＦＥＴのドレインに、ＳＩサイリスタ
のゲートをｎチャンネルＭＯＳ型ＦＥＴのソースにカス
コード接続することにより、高速のＳＩサイリスタを電
圧制御形デバイスとして制御できることが報告されてい
る。（Ｂ・Ｊ・Ｂａｌｉｇａ，Ｓｏｌｉｄ−Ｓｔ．Ｅｌ
ｅｃｔｒｏｎ．２５，Ｎｏ．５，ｐｐ３４５−３５３，
１９８２）図５に上記カスコード接続の複合半導体デバ
イスを示す。図５において、１は複合半導体デバイス、
２はＳＩサイリスタ、３はＭＯＳ型ＦＥＴ、Ｅ１はオン
用制御電源、Ｅ２はオフ用制御電源、ＳＷ１はオン用ス
イッチ、ＳＷ２はオフ用スイッチを示す。
ャンネルＭＯＳ型ＦＥＴのドレインに、ＳＩサイリスタ
のゲートをｎチャンネルＭＯＳ型ＦＥＴのソースにカス
コード接続することにより、高速のＳＩサイリスタを電
圧制御形デバイスとして制御できることが報告されてい
る。（Ｂ・Ｊ・Ｂａｌｉｇａ，Ｓｏｌｉｄ−Ｓｔ．Ｅｌ
ｅｃｔｒｏｎ．２５，Ｎｏ．５，ｐｐ３４５−３５３，
１９８２）図５に上記カスコード接続の複合半導体デバ
イスを示す。図５において、１は複合半導体デバイス、
２はＳＩサイリスタ、３はＭＯＳ型ＦＥＴ、Ｅ１はオン
用制御電源、Ｅ２はオフ用制御電源、ＳＷ１はオン用ス
イッチ、ＳＷ２はオフ用スイッチを示す。
【０００４】図５のようなカスコード接続では、ＳＩサ
イリスタ２に完全にノーマリオン形のＳＩサイリスタを
用いないと、オン特性が著しく悪くなるか、全くオンし
ない。完全にノーマリオン形のＳＩサイリスタは、ノー
マリオフ形ＳＩサイリスタに比べ同じゲート逆電圧でブ
ロックできるアノード電圧の大きさが小さくなる。一般
に、ノーマリオン形ＳＩサイリスタでは、１０００Ｖの
アノード電圧をブロックするのに１００Ｖ以上のゲート
電圧を必要とする。このため、ＭＯＳ型ＦＥＴ３の耐圧
も１００Ｖ以上にする必要がある。
イリスタ２に完全にノーマリオン形のＳＩサイリスタを
用いないと、オン特性が著しく悪くなるか、全くオンし
ない。完全にノーマリオン形のＳＩサイリスタは、ノー
マリオフ形ＳＩサイリスタに比べ同じゲート逆電圧でブ
ロックできるアノード電圧の大きさが小さくなる。一般
に、ノーマリオン形ＳＩサイリスタでは、１０００Ｖの
アノード電圧をブロックするのに１００Ｖ以上のゲート
電圧を必要とする。このため、ＭＯＳ型ＦＥＴ３の耐圧
も１００Ｖ以上にする必要がある。
【０００５】ＭＯＳ型ＦＥＴのオン抵抗は耐圧の２．５
乗に比例するため、ＭＯＳ型ＦＥＴ３の耐圧を増すこと
は、カスコード接続の際の定常損失が大きくなることで
ある。図５のカスコード接続のデバイスの耐圧を上げる
ためには、ＭＯＳ型ＦＥＴ３の耐圧も上げる必要があり
、このため、１０００Ｖ以上のデバイスを図５のカスコ
ード接続で構成することは、損失面から実用的でない。
乗に比例するため、ＭＯＳ型ＦＥＴ３の耐圧を増すこと
は、カスコード接続の際の定常損失が大きくなることで
ある。図５のカスコード接続のデバイスの耐圧を上げる
ためには、ＭＯＳ型ＦＥＴ３の耐圧も上げる必要があり
、このため、１０００Ｖ以上のデバイスを図５のカスコ
ード接続で構成することは、損失面から実用的でない。
【０００６】一方、図５のカスコード接続のＳＩサイリ
スタ２のゲートとＭＯＳ型ＦＥＴ３のソースの間にダイ
オードＤを順方向に挿入した図６やツェナーダイオード
ＺＤを挿入した図７に示すカスコード接続も考えられて
いる。これらの場合には、ターンオン時にダイオードＤ
のビルトイン電圧、或いはツェナーダイオードＺＤのツ
ェナー電圧がオンゲート電圧としてＳＩサイリスタ２に
加わるので、ノーマリオフに近い、即ち小さなゲート逆
バイアスで大きなアノード電圧をブロックできるＳＩサ
イリスタにもカスコード接続が通用できるようになった
。
スタ２のゲートとＭＯＳ型ＦＥＴ３のソースの間にダイ
オードＤを順方向に挿入した図６やツェナーダイオード
ＺＤを挿入した図７に示すカスコード接続も考えられて
いる。これらの場合には、ターンオン時にダイオードＤ
のビルトイン電圧、或いはツェナーダイオードＺＤのツ
ェナー電圧がオンゲート電圧としてＳＩサイリスタ２に
加わるので、ノーマリオフに近い、即ち小さなゲート逆
バイアスで大きなアノード電圧をブロックできるＳＩサ
イリスタにもカスコード接続が通用できるようになった
。
【０００７】
【発明が解決しようとする課題】図８は、図７のカスコ
ード接続の場合のターンオフ時のＳＩサイリスタ２のア
ノード電流ＩＡ，電圧ＶＡＫ波形及びＭＯＳ型ＦＥＴ３
のドレイン・ソース間電圧ＶＤＳ波形の一例を示すもの
である。図８よりＭＯＳ型ＦＥＴ３のドレイン・ソース
間電圧ＶＤＳは、ターンオフ初期に一度大きく跳ね上が
り、その後、ほぼ一定値となる。
ード接続の場合のターンオフ時のＳＩサイリスタ２のア
ノード電流ＩＡ，電圧ＶＡＫ波形及びＭＯＳ型ＦＥＴ３
のドレイン・ソース間電圧ＶＤＳ波形の一例を示すもの
である。図８よりＭＯＳ型ＦＥＴ３のドレイン・ソース
間電圧ＶＤＳは、ターンオフ初期に一度大きく跳ね上が
り、その後、ほぼ一定値となる。
【０００８】このターンオフ初期の電圧ＶＤＳの跳ね上
がりは、ＳＩサイリスタ２のゲートとＭＯＳ型ＦＥＴ３
のソース間のインダクタンス分との間を流れる電流のｄ
ｉ／ｉｔにより決まるもので、ＭＯＳ型ＦＥＴ３を高速
動作させる程、上記サージ電圧の値は大きくなる。この
サージ電圧によりカスコード接続時にＭＯＳ型ＦＥＴ３
が破壊しないように、その耐圧を増す必要がある。
がりは、ＳＩサイリスタ２のゲートとＭＯＳ型ＦＥＴ３
のソース間のインダクタンス分との間を流れる電流のｄ
ｉ／ｉｔにより決まるもので、ＭＯＳ型ＦＥＴ３を高速
動作させる程、上記サージ電圧の値は大きくなる。この
サージ電圧によりカスコード接続時にＭＯＳ型ＦＥＴ３
が破壊しないように、その耐圧を増す必要がある。
【０００９】このことは、結果として図５のカスコード
接続の場合と同様に、デバイスの損失を大きくすること
になるため、実用上、１０００Ｖ以上のデバイスを図６
，図７に示すカスコード接続で構成することも困難であ
る。
接続の場合と同様に、デバイスの損失を大きくすること
になるため、実用上、１０００Ｖ以上のデバイスを図６
，図７に示すカスコード接続で構成することも困難であ
る。
【００１０】本発明は、従来のこのような問題点に鑑み
てなされたものであり、その目的とするところは、ＳＩ
サイリスタとＭＯＳ型ＦＥＴをカスコード接続したデバ
イスのターンオフ時に発生するＭＯＳ型ＦＥＴのサージ
電圧を低減し、定常損失が小さいデバイスを実現しうる
複合半導体デバイスを提供することにある。
てなされたものであり、その目的とするところは、ＳＩ
サイリスタとＭＯＳ型ＦＥＴをカスコード接続したデバ
イスのターンオフ時に発生するＭＯＳ型ＦＥＴのサージ
電圧を低減し、定常損失が小さいデバイスを実現しうる
複合半導体デバイスを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明における複合半導体デバイスは、ＳＩサイリ
スタのカソードをＭＯＳ型ＦＥＴのドレインに接続し、
ＳＩサイリスタのゲートをＭＯＳ型ＦＥＴのソースに接
続して外部に取り出す第１の電極とし、ＳＩサイリスタ
のアノードを第２の電極とし、ＭＯＳ型ＦＥＴのゲート
を第３の電極としたＳＩサイリスタとＭＯＳ型ＦＥＴか
らなる３端子複合半導体デバイスにおいて、前記ＭＯＳ
型ＦＥＴのゲート回路に抵抗を挿入してなるものである
。
に、本発明における複合半導体デバイスは、ＳＩサイリ
スタのカソードをＭＯＳ型ＦＥＴのドレインに接続し、
ＳＩサイリスタのゲートをＭＯＳ型ＦＥＴのソースに接
続して外部に取り出す第１の電極とし、ＳＩサイリスタ
のアノードを第２の電極とし、ＭＯＳ型ＦＥＴのゲート
を第３の電極としたＳＩサイリスタとＭＯＳ型ＦＥＴか
らなる３端子複合半導体デバイスにおいて、前記ＭＯＳ
型ＦＥＴのゲート回路に抵抗を挿入してなるものである
。
【００１２】上記ＳＩサイリスタのゲートとＭＯＳ型Ｆ
ＥＴのソースとの間には、直列にダイオードを順方向に
、又はツェナーダイオードを入れるとよい。また、上記
抵抗は１０〜４０Ωの範囲にすることが好ましい。
ＥＴのソースとの間には、直列にダイオードを順方向に
、又はツェナーダイオードを入れるとよい。また、上記
抵抗は１０〜４０Ωの範囲にすることが好ましい。
【００１３】
【作用】ＳＩサイリスタとＭＯＳ型ＦＥＴをカスコード
接続した複合半導体デバイスにおいて、ＭＯＳ型ＦＥＴ
のゲート回路に抵抗を挿入し、その抵抗値を種々変える
と、ターンオフ初期に発生するサージ電圧は抵抗値が大
きくなるに連れて小さくなる。従ってゲート回路に抵抗
を挿入することによりＭＯＳ型ＦＥＴの耐圧を小さくす
ることができるので、カスコード接続の際の定常損失を
小さくすることができる。
接続した複合半導体デバイスにおいて、ＭＯＳ型ＦＥＴ
のゲート回路に抵抗を挿入し、その抵抗値を種々変える
と、ターンオフ初期に発生するサージ電圧は抵抗値が大
きくなるに連れて小さくなる。従ってゲート回路に抵抗
を挿入することによりＭＯＳ型ＦＥＴの耐圧を小さくす
ることができるので、カスコード接続の際の定常損失を
小さくすることができる。
【００１４】また、この抵抗値が大きくなるとターンオ
フ時間が大きくなるが、この抵抗値を１０〜４０Ω程度
にすれば、ターンオフ時間を、通常動作周波数の１０〜
５０ＫＨｚにおいて必要な０．５μｓ程度とすることが
できる。
フ時間が大きくなるが、この抵抗値を１０〜４０Ω程度
にすれば、ターンオフ時間を、通常動作周波数の１０〜
５０ＫＨｚにおいて必要な０．５μｓ程度とすることが
できる。
【００１５】また、ＳＩサイリスタのゲートとＭＯＳ型
ＦＥＴのソース間に順方向ダイオード又はツェナーダイ
オードを直列に挿入した場合には、ダイオードのビルト
イン電圧又はツェナー電圧がオンゲート電圧としてＳＩ
サイリスタに加わるので、ゲート逆バイアスで大きなア
ノード電圧をブロックできる。
ＦＥＴのソース間に順方向ダイオード又はツェナーダイ
オードを直列に挿入した場合には、ダイオードのビルト
イン電圧又はツェナー電圧がオンゲート電圧としてＳＩ
サイリスタに加わるので、ゲート逆バイアスで大きなア
ノード電圧をブロックできる。
【００１６】
【実施例】図１は本発明の第１実施例にかかる複合半導
体デバイスの回路を示す。この実施例は、従来図７に示
したカスコード接続の複合半導体デバイス１におけるＭ
ＯＳ型ＦＥＴ３のゲート回路に抵抗Ｒ１を直列に挿入し
たものである。
体デバイスの回路を示す。この実施例は、従来図７に示
したカスコード接続の複合半導体デバイス１におけるＭ
ＯＳ型ＦＥＴ３のゲート回路に抵抗Ｒ１を直列に挿入し
たものである。
【００１７】図２は、この実施例における抵抗Ｒ１の値
を種々変化させて測定した、ＭＯＳ型ＦＥＴ３のドレイ
ン・ソース間に発生するサージ電圧ＶＤＳＰの大きさを
、サージ電圧ＶＤＳＰと完全にオフ状態に達した時のド
レイン・ソース間の電圧ＶＤＳの比、及びターンオフ時
間ＴＯＦＦを示したものである。
を種々変化させて測定した、ＭＯＳ型ＦＥＴ３のドレイ
ン・ソース間に発生するサージ電圧ＶＤＳＰの大きさを
、サージ電圧ＶＤＳＰと完全にオフ状態に達した時のド
レイン・ソース間の電圧ＶＤＳの比、及びターンオフ時
間ＴＯＦＦを示したものである。
【００１８】図２より、この実施例の抵抗Ｒ１の値を増
加させるに連れてサージ電圧ＶＤＳＰの値が低下するこ
とがわかる。また、ターンオフ時間はゲート抵抗Ｒ１の
値を増加させるにつれて長くなり５０Ω以上では０．５
μｓより長くなる。一般に動作周波数を１０〜５０ＫＨ
ｚにするので、ターンオフタイムを０．５μｓ程度にす
ることが必要である。従って、ゲートに挿入する抵抗Ｒ
１の値を１０〜４０Ωにすることが、ターンオフタイム
の点及び高耐圧ＭＯＳ型ＦＥＴを用いて定常損失を増加
させないために最適である。
加させるに連れてサージ電圧ＶＤＳＰの値が低下するこ
とがわかる。また、ターンオフ時間はゲート抵抗Ｒ１の
値を増加させるにつれて長くなり５０Ω以上では０．５
μｓより長くなる。一般に動作周波数を１０〜５０ＫＨ
ｚにするので、ターンオフタイムを０．５μｓ程度にす
ることが必要である。従って、ゲートに挿入する抵抗Ｒ
１の値を１０〜４０Ωにすることが、ターンオフタイム
の点及び高耐圧ＭＯＳ型ＦＥＴを用いて定常損失を増加
させないために最適である。
【００１９】図３及び図４は第２及び第３実施例にかか
る複合半導体デバイスの回路を示すもので、夫々従来図
５及び図６に示したカスコード接続した複合半導体デバ
イス１のＭＯＳ型ＦＥＴ３のゲート回路に抵抗Ｒ１を直
列に挿入したものである。この第２，第３実施例の複合
半導体デバイスも第１実施例同様に抵抗Ｒ１の抵抗値を
適宜選択することにより、高耐圧ＭＯＳ型ＦＥＴを用い
て定常損失を増加させないで済ませることができる。
る複合半導体デバイスの回路を示すもので、夫々従来図
５及び図６に示したカスコード接続した複合半導体デバ
イス１のＭＯＳ型ＦＥＴ３のゲート回路に抵抗Ｒ１を直
列に挿入したものである。この第２，第３実施例の複合
半導体デバイスも第１実施例同様に抵抗Ｒ１の抵抗値を
適宜選択することにより、高耐圧ＭＯＳ型ＦＥＴを用い
て定常損失を増加させないで済ませることができる。
【００２０】
【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。
ので、次に記載する効果を奏する。
【００２１】（１）ＭＯＳ型ＦＥＴのゲート回路に抵抗
を挿入したことにより、カスコード接続のターンオフ時
に発生するサージ電圧を抑制することができるので、Ｍ
ＯＳ型ＦＥＴの耐圧を従来のものより３０％以上小さく
することが可能になる。このため、定常損失の小さい複
合半導体デバイスを得ることができる。
を挿入したことにより、カスコード接続のターンオフ時
に発生するサージ電圧を抑制することができるので、Ｍ
ＯＳ型ＦＥＴの耐圧を従来のものより３０％以上小さく
することが可能になる。このため、定常損失の小さい複
合半導体デバイスを得ることができる。
【００２２】（２）請求項４のものは、上記抵抗の抵抗
値を１０〜４０Ωとしたので、上記（１）に加えてオフ
タイムを一般の動作周波数１０〜５０ＫＨｚに必要な０
．５μｓ程度にすることができる。
値を１０〜４０Ωとしたので、上記（１）に加えてオフ
タイムを一般の動作周波数１０〜５０ＫＨｚに必要な０
．５μｓ程度にすることができる。
【図１】本発明の第１実施例の複合半導体デバイスを示
す回路図。
す回路図。
【図２】図１の複合半導体装置のゲート抵抗に対するサ
ージ電圧、ターンオフ時間の関係を示す特性曲線図。
ージ電圧、ターンオフ時間の関係を示す特性曲線図。
【図３】第２実施例の複合半導体デバイスを示す回路図
。
。
【図４】第３実施例の複合半導体デバイスを示す回路図
。
。
【図５】図３のデバイスの従来例を示す複合半導体デバ
イスの回路図。
イスの回路図。
【図６】図４のデバイスの従来例を示す複合半導体デバ
イスの回路図。
イスの回路図。
【図７】図１のデバイスの従来例を示す複合半導体デバ
イスの回路図。
イスの回路図。
【図８】従来複合半導体デバイスのターンオフ時の電圧
，電流特性を示す曲線図。
，電流特性を示す曲線図。
１…複合半導体デバイス
２…ＳＩ（静電誘導）サイリスタ
３…ＭＯＳ型ＦＥＴ
Ｄ…順方向ダイオード
ＺＤ…ツェナーダイオード
Ｅ１，Ｅ２…制御電源
ＳＷ１，ＳＷ２…スイッチ。
Claims (4)
- 【請求項１】 ＳＩサイリスタのカソードをＭＯＳ型
ＦＥＴのドレインに接続し、ＳＩサイリスタのゲートを
ＭＯＳ型ＦＥＴのソースに接続して外部に取り出す第１
の電極とし、ＳＩサイリスタのアノードを第２の電極と
し、ＭＯＳ型ＦＥＴのゲートを第３の電極としたＳＩサ
イリスタとＭＯＳ型ＦＥＴからなる３端子複合半導体デ
バイスにおいて、前記ＭＯＳ型ＦＥＴのゲート回路に抵
抗を挿入したことを特徴とした複合半導体デバイス。 - 【請求項２】 ＳＩサイリスタのゲートとＭＯＳ型Ｆ
ＥＴのソースとの間にダイオードを順方向に直列に入れ
たことを特徴とした請求項１記載の複合半導体デバイス
。 - 【請求項３】 ＳＩサイリスタのゲートとＭＯＳ型Ｆ
ＥＴのソースとの間にツェナーダイオードを直列に入れ
たことを特徴とした請求項１記載の複合半導体デバイス
。 - 【請求項４】 抵抗が１０〜４０Ωの範囲にあること
を特徴とした請求項１乃至３記載の複合半導体デバイス
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8494891A JPH04318971A (ja) | 1991-04-17 | 1991-04-17 | 複合半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8494891A JPH04318971A (ja) | 1991-04-17 | 1991-04-17 | 複合半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318971A true JPH04318971A (ja) | 1992-11-10 |
Family
ID=13844864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8494891A Pending JPH04318971A (ja) | 1991-04-17 | 1991-04-17 | 複合半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751022A (en) * | 1994-03-09 | 1998-05-12 | Kabushiki Kaisha Toshiba | Thyristor |
-
1991
- 1991-04-17 JP JP8494891A patent/JPH04318971A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751022A (en) * | 1994-03-09 | 1998-05-12 | Kabushiki Kaisha Toshiba | Thyristor |
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