JPH04220016A - 逐次比較型ａｄコンバータ - Google Patents
逐次比較型ａｄコンバータInfo
- Publication number
- JPH04220016A JPH04220016A JP40456790A JP40456790A JPH04220016A JP H04220016 A JPH04220016 A JP H04220016A JP 40456790 A JP40456790 A JP 40456790A JP 40456790 A JP40456790 A JP 40456790A JP H04220016 A JPH04220016 A JP H04220016A
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- Japan
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- switch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＤ（アナログ・デジ
タル）コンバータ中、いわゆる逐次比較型ＡＤコンバー
タに関する。
タル）コンバータ中、いわゆる逐次比較型ＡＤコンバー
タに関する。
【０００２】
【従来の技術】従来、逐次比較型ＡＤコンバータとして
、図５にその要部を示すようなものが提案されている。 この逐次比較型ＡＤコンバータは、Ｒ−Ｃ併用型の例で
あって、１０ビットのデジタル出力を得るように構成さ
れたものである。図中、１はデジタル信号に変換すべき
アナログ信号が入力されるアナログ信号入力端子、２、
３はアナログ信号入力端子１に入力されるアナログ信号
の内部への通過を制御するアナログ・スイッチ、ＳＬは
アナログ・スイッチ２のＯＮ、ＯＦＦを制御する信号、
４は信号ＳＬを反転させるためのインバータ、ＡＳはア
ナログ・スイッチ３のＯＮ、ＯＦＦを制御する信号、５
は信号ＡＳを反転させるためのインバータである。なお
、アナログ・スイッチ２はチャンネル選択用に使用され
るアナログ・スイッチである。
、図５にその要部を示すようなものが提案されている。 この逐次比較型ＡＤコンバータは、Ｒ−Ｃ併用型の例で
あって、１０ビットのデジタル出力を得るように構成さ
れたものである。図中、１はデジタル信号に変換すべき
アナログ信号が入力されるアナログ信号入力端子、２、
３はアナログ信号入力端子１に入力されるアナログ信号
の内部への通過を制御するアナログ・スイッチ、ＳＬは
アナログ・スイッチ２のＯＮ、ＯＦＦを制御する信号、
４は信号ＳＬを反転させるためのインバータ、ＡＳはア
ナログ・スイッチ３のＯＮ、ＯＦＦを制御する信号、５
は信号ＡＳを反転させるためのインバータである。なお
、アナログ・スイッチ２はチャンネル選択用に使用され
るアナログ・スイッチである。
【０００３】また、６はサンプリング動作及び変換動作
に使用するスイッチ回路部であり、このスイッチ回路部
６は、スイッチ７７〜７１を設けて構成されている。ま
た、ＡＶＲはアナログ信号に対する基準電圧、ＡＶＳＳ
はアナログ信号専用のグランド、８は上位６ビットの算
出に使用する容量アレイ部であり、容量アレイ部８は２
進の重み付けがなされて形成された容量９７（３２Ｃ）
〜９１（１Ｃ）によって構成されている。
に使用するスイッチ回路部であり、このスイッチ回路部
６は、スイッチ７７〜７１を設けて構成されている。ま
た、ＡＶＲはアナログ信号に対する基準電圧、ＡＶＳＳ
はアナログ信号専用のグランド、８は上位６ビットの算
出に使用する容量アレイ部であり、容量アレイ部８は２
進の重み付けがなされて形成された容量９７（３２Ｃ）
〜９１（１Ｃ）によって構成されている。
【０００４】また、１０は下位４ビットの算出に使用す
る抵抗分圧型のＤＡコンバータ部であり、このＤＡコン
バータ部１０は、抵抗１１１５〜１１０と、スイッチ１
２１５〜１２０とで構成されている。また、１３はＤＡ
コンバータ部１０のアナログ出力の容量９１への供給を
制御するアナログ・スイッチ、ＣＭＰＸはアナログ・ス
イッチ１３のＯＮ、ＯＦＦを制御する信号、１４は信号
ＣＭＰＸを反転させるためのインバータである。
る抵抗分圧型のＤＡコンバータ部であり、このＤＡコン
バータ部１０は、抵抗１１１５〜１１０と、スイッチ１
２１５〜１２０とで構成されている。また、１３はＤＡ
コンバータ部１０のアナログ出力の容量９１への供給を
制御するアナログ・スイッチ、ＣＭＰＸはアナログ・ス
イッチ１３のＯＮ、ＯＦＦを制御する信号、１４は信号
ＣＭＰＸを反転させるためのインバータである。
【０００５】また、１５は出力信号であるデジタル信号
を形成するコンパレータ部であり、このコンパレータ部
１５は、ｎＭＯＳトランジスタ１６、１７と、コンパレ
ータをなすインバータ１８、１９と、段間容量２０と、
ｎＭＯＳトランジスタ１６の補償用に使用するｎＭＯＳ
トランジスタ２１と、ｎＭＯＳトランジスタ１７の補償
用に使用するｎＭＯＳトランジスタ２２と、非ＡＤ変換
時、容量９７〜９１の電荷を抜くためのｎＭＯＳトラン
ジスタ２３と、同じく非ＡＤ変換時、段間容量２０の電
荷を抜くためのｎＭＯＳトランジスタ２４とを設けて構
成されている。
を形成するコンパレータ部であり、このコンパレータ部
１５は、ｎＭＯＳトランジスタ１６、１７と、コンパレ
ータをなすインバータ１８、１９と、段間容量２０と、
ｎＭＯＳトランジスタ１６の補償用に使用するｎＭＯＳ
トランジスタ２１と、ｎＭＯＳトランジスタ１７の補償
用に使用するｎＭＯＳトランジスタ２２と、非ＡＤ変換
時、容量９７〜９１の電荷を抜くためのｎＭＯＳトラン
ジスタ２３と、同じく非ＡＤ変換時、段間容量２０の電
荷を抜くためのｎＭＯＳトランジスタ２４とを設けて構
成されている。
【０００６】また、ＳＰＬはサンプリング信号、２５は
サンプリング信号ＳＰＬを反転させるためのインバータ
、ＡＤＭＶは電荷を抜くためのｎＭＯＳトランジスタ２
３、２４のＯＮ、ＯＦＦを制御する信号、２６はデジタ
ル信号が出力されるデジタル信号入力端子である。なお
、この図５では、制御回路及びこの制御回路からの信号
によってスイッチ７７〜７１、１２１５〜１２０のＯＮ
、ＯＦＦを制御する逐次比較レジスタ（ＳＡＲ）は、そ
の図示を省略している。
サンプリング信号ＳＰＬを反転させるためのインバータ
、ＡＤＭＶは電荷を抜くためのｎＭＯＳトランジスタ２
３、２４のＯＮ、ＯＦＦを制御する信号、２６はデジタ
ル信号が出力されるデジタル信号入力端子である。なお
、この図５では、制御回路及びこの制御回路からの信号
によってスイッチ７７〜７１、１２１５〜１２０のＯＮ
、ＯＦＦを制御する逐次比較レジスタ（ＳＡＲ）は、そ
の図示を省略している。
【０００７】ここに、図６は，かかる従来例のＲ−Ｃ併
用逐次比較型ＡＤコンバータの動作を示すタイムチャー
トである。この例では、まず、信号ＡＤＭＶがローレベ
ル“Ｌ”になり、容量９７〜９１の電荷を抜くためのｎ
ＭＯＳトランジスタ２３及び段間容量２０の電荷を抜く
ためのｎＭＯＳトランジスタ２４が共にＯＦＦにされて
、ＡＤ変換の１サイクルが開始される。
用逐次比較型ＡＤコンバータの動作を示すタイムチャー
トである。この例では、まず、信号ＡＤＭＶがローレベ
ル“Ｌ”になり、容量９７〜９１の電荷を抜くためのｎ
ＭＯＳトランジスタ２３及び段間容量２０の電荷を抜く
ためのｎＭＯＳトランジスタ２４が共にＯＦＦにされて
、ＡＤ変換の１サイクルが開始される。
【０００８】すると、信号ＳＬ、ＡＳがハイレベル“Ｈ
”になり、アナログ・スイッチ２、３がＯＮにされて、
アナログ信号の入力が許可され、続いて、サンプリング
信号ＳＰＬがハイレベル“Ｈ”になり、サンプリングが
開始される。その後、所定の時間が経過すると、サンプ
リング信号ＳＬがローレベル“Ｌ”になり、サンプリン
グが終了する。
”になり、アナログ・スイッチ２、３がＯＮにされて、
アナログ信号の入力が許可され、続いて、サンプリング
信号ＳＰＬがハイレベル“Ｈ”になり、サンプリングが
開始される。その後、所定の時間が経過すると、サンプ
リング信号ＳＬがローレベル“Ｌ”になり、サンプリン
グが終了する。
【０００９】すると、信号ＳＬ、ＡＳがローレベル“Ｌ
”になり、アナログ・スイッチ２、３がＯＦＦとされて
、アナログ信号の入力が禁止される。続いて、信号ＣＭ
ＰＸがローレベル“Ｌ”になり、アナログ・スイッチ１
３がＯＮとされて、ＡＤ変換動作が開始する。その後、
所定の時間が経過すると、信号ＣＭＰＸがハイレベル“
Ｈ”になり、アナログ・スイッチ１３がＯＦＦにされて
、ＡＤ変換動作が終了され、続いて、信号ＡＤＭＶがハ
イレベル“Ｈ”になり、ｎＭＯＳトランジスタ２３、２
４がＯＮにされて、容量９７〜９１及び段間容量２０の
電荷が抜かれ、このようにしてＡＤ変換の１サイクルが
終了する。
”になり、アナログ・スイッチ２、３がＯＦＦとされて
、アナログ信号の入力が禁止される。続いて、信号ＣＭ
ＰＸがローレベル“Ｌ”になり、アナログ・スイッチ１
３がＯＮとされて、ＡＤ変換動作が開始する。その後、
所定の時間が経過すると、信号ＣＭＰＸがハイレベル“
Ｈ”になり、アナログ・スイッチ１３がＯＦＦにされて
、ＡＤ変換動作が終了され、続いて、信号ＡＤＭＶがハ
イレベル“Ｈ”になり、ｎＭＯＳトランジスタ２３、２
４がＯＮにされて、容量９７〜９１及び段間容量２０の
電荷が抜かれ、このようにしてＡＤ変換の１サイクルが
終了する。
【００１０】
【発明が解決しようとする課題】かかる従来のＲ−Ｃ併
用逐次比較型ＡＤコンバータにおいては、上位６ビット
の算出を容量９７〜９１によって行っているが、これら
容量９７〜９１は２進の重み付けをもって構成されてい
るので、これら容量９７〜９１の合成容量値は非常に大
きくなってしまう。このため、アナログ入力をサンプリ
ングする場合の時間、即ち、アナログ入力で容量９７〜
９１を充電する場合の時間が非常に長くなり、これがＡ
Ｄ変換の高速化を妨げていた。
用逐次比較型ＡＤコンバータにおいては、上位６ビット
の算出を容量９７〜９１によって行っているが、これら
容量９７〜９１は２進の重み付けをもって構成されてい
るので、これら容量９７〜９１の合成容量値は非常に大
きくなってしまう。このため、アナログ入力をサンプリ
ングする場合の時間、即ち、アナログ入力で容量９７〜
９１を充電する場合の時間が非常に長くなり、これがＡ
Ｄ変換の高速化を妨げていた。
【００１１】かかる問題点を解決する一方法として、ア
ナログ・スイッチ２、３のサイズを大きくして、そのオ
ン抵抗を小さくし、アナログ・スイッチ２、３と容量９
７〜９１からなる回路の時定数を小さくすることが考え
られる。しかしながら、アナログ・スイッチ２、３のサ
イズを大きくすると、耐ノイズ性が低下してしまうとい
う問題点があった。
ナログ・スイッチ２、３のサイズを大きくして、そのオ
ン抵抗を小さくし、アナログ・スイッチ２、３と容量９
７〜９１からなる回路の時定数を小さくすることが考え
られる。しかしながら、アナログ・スイッチ２、３のサ
イズを大きくすると、耐ノイズ性が低下してしまうとい
う問題点があった。
【００１２】本発明は、かかる点に鑑み、ＡＤ変換の高
速化と、耐ノイズ性の向上化とを図ることができるよう
にした逐次比較型ＡＤコンバータを提供することを目的
とする。
速化と、耐ノイズ性の向上化とを図ることができるよう
にした逐次比較型ＡＤコンバータを提供することを目的
とする。
【００１３】
【課題を解決するための手段】図１は、本発明による逐
次比較型ＡＤコンバータの原理説明図であり、本発明に
よる逐次比較型ＡＤコンバータは、デジタル信号に変換
すべきアナログ信号の入力を制御するためのアナログ・
スイッチ３と、アナログ信号のサンプリングに使用され
るスイッチ回路部６と、２進の重み付けがなされた複数
の容量からなる容量アレイ部８と、出力信号であるデジ
タル信号を形成するためのコンパレータ部１５とを有し
てなる逐次比較型ＡＤコンバータを構成する場合、アナ
ログ・スイッチ３とスイッチ回路部６との間に、利得が
１で、高入力インピーダンス、低出力インピーダンスの
増幅器２７を介在させるというものである。
次比較型ＡＤコンバータの原理説明図であり、本発明に
よる逐次比較型ＡＤコンバータは、デジタル信号に変換
すべきアナログ信号の入力を制御するためのアナログ・
スイッチ３と、アナログ信号のサンプリングに使用され
るスイッチ回路部６と、２進の重み付けがなされた複数
の容量からなる容量アレイ部８と、出力信号であるデジ
タル信号を形成するためのコンパレータ部１５とを有し
てなる逐次比較型ＡＤコンバータを構成する場合、アナ
ログ・スイッチ３とスイッチ回路部６との間に、利得が
１で、高入力インピーダンス、低出力インピーダンスの
増幅器２７を介在させるというものである。
【００１４】なお、２９は制御回路、３０は制御回路２
９からの信号によってスイッチ回路部６の動作を制御す
る逐次比較レジスタである。
９からの信号によってスイッチ回路部６の動作を制御す
る逐次比較レジスタである。
【００１５】
【作用】本発明においては、サンプリング時、容量アレ
イ部８を構成する容量を充電する時間は、増幅器２７の
出力インピーダンスに依存することになるが、この増幅
器２７は、その出力インピーダンスを低インピーダンス
とされているので、容量アレイ部８を構成する容量を充
電する時間を短くすることができる。
イ部８を構成する容量を充電する時間は、増幅器２７の
出力インピーダンスに依存することになるが、この増幅
器２７は、その出力インピーダンスを低インピーダンス
とされているので、容量アレイ部８を構成する容量を充
電する時間を短くすることができる。
【００１６】
【実施例】以下、まず、図２及び図３を参照して、本発
明の一実施例について、本発明をＲ−Ｃ併用逐次比較型
ＡＤコンバータに適用した場合を例にして説明する。な
お、図２において、図５に対応する部分には同一符号を
付し、その重複説明は省略する。
明の一実施例について、本発明をＲ−Ｃ併用逐次比較型
ＡＤコンバータに適用した場合を例にして説明する。な
お、図２において、図５に対応する部分には同一符号を
付し、その重複説明は省略する。
【００１７】図２は、本発明の一実施例の要部を示す回
路図であり、本実施例のＲ−Ｃ併用逐次比較型ＡＤコン
バータは、アナログ・スイッチ３とスイッチ回路部６と
の間にオペアンプ３１からなるボルテージフォロア（電
圧フォロア）３２を介在させると共に、アナログ・スイ
ッチ１３とスイッチ７１との間にオペアンプ３３からな
るボルテージフォロア３４を介在させ、その他について
は、図５に示す従来例と同様に構成したものである。な
お、オペアンプ３１、３３は、例えば、図３に示すよう
に構成することができる。
路図であり、本実施例のＲ−Ｃ併用逐次比較型ＡＤコン
バータは、アナログ・スイッチ３とスイッチ回路部６と
の間にオペアンプ３１からなるボルテージフォロア（電
圧フォロア）３２を介在させると共に、アナログ・スイ
ッチ１３とスイッチ７１との間にオペアンプ３３からな
るボルテージフォロア３４を介在させ、その他について
は、図５に示す従来例と同様に構成したものである。な
お、オペアンプ３１、３３は、例えば、図３に示すよう
に構成することができる。
【００１８】かかる本実施例においては、アナログ・ス
イッチ３とスイッチ回路部６との間にボルテージフォロ
ア３２を介在させているので、サンプリング時、容量ア
レイ部８を構成する容量９７〜９１を充電する時間は、
このボルテージフォロア３２の出力インピーダンスに依
存することになるが、ボルテージフォロアは、その出力
インピーダンスを低インピーダンスとするものであるか
ら、アナログ信号入力端子１に入力されるアナログ信号
による容量９７〜９１の充電を従来に比較して短い時間
で行うことができる。
イッチ３とスイッチ回路部６との間にボルテージフォロ
ア３２を介在させているので、サンプリング時、容量ア
レイ部８を構成する容量９７〜９１を充電する時間は、
このボルテージフォロア３２の出力インピーダンスに依
存することになるが、ボルテージフォロアは、その出力
インピーダンスを低インピーダンスとするものであるか
ら、アナログ信号入力端子１に入力されるアナログ信号
による容量９７〜９１の充電を従来に比較して短い時間
で行うことができる。
【００１９】また、本実施例においては、アナログ・ス
イッチ１３とスイッチ７１との間にボルテージフォロア
３４を介在させているので、ＤＡコンバータ部１０のア
ナログ出力で容量９１を充電する時間は、このボルテー
ジフォロア３４の出力インピーダンスに依存することに
なるが、ボルテージフォロアは、前述のように、その出
力インピーダンスを低インピーダンスとするものである
から、ＤＡコンバータ部１０のアナログ出力による容量
９１の充電を従来に比較して短い時間で行うことができ
る。
イッチ１３とスイッチ７１との間にボルテージフォロア
３４を介在させているので、ＤＡコンバータ部１０のア
ナログ出力で容量９１を充電する時間は、このボルテー
ジフォロア３４の出力インピーダンスに依存することに
なるが、ボルテージフォロアは、前述のように、その出
力インピーダンスを低インピーダンスとするものである
から、ＤＡコンバータ部１０のアナログ出力による容量
９１の充電を従来に比較して短い時間で行うことができ
る。
【００２０】また、本実施例においては、ボルテージフ
ォロア３２の前段には、ボルテージフォロア３２が高入
力インピーダンスであることから、アナログ・スイッチ
２、３のＯＮ抵抗と寄生容量からなるローパスフィルタ
が構成され、また、ボルテージフォロア３４の前段には
、ボルテージフォロア３４が高入力インピーダンスであ
ることから、アナログ・スイッチ１３のＯＮ抵抗と寄生
容量からなるローパスフィルタが構成される。
ォロア３２の前段には、ボルテージフォロア３２が高入
力インピーダンスであることから、アナログ・スイッチ
２、３のＯＮ抵抗と寄生容量からなるローパスフィルタ
が構成され、また、ボルテージフォロア３４の前段には
、ボルテージフォロア３４が高入力インピーダンスであ
ることから、アナログ・スイッチ１３のＯＮ抵抗と寄生
容量からなるローパスフィルタが構成される。
【００２１】したがって、本実施例によれば、ＡＤ変換
の高速化と、耐ノイズ性の向上化とを図ることができる
。
の高速化と、耐ノイズ性の向上化とを図ることができる
。
【００２２】なお、上述の実施例においては、アナログ
・スイッチ３とスイッチ回路部６との間にオペアンプ３
１からなるボルテージフォロア３２を介在させると共に
アナログ・スイッチ１３とスイッチ７１との間にオペア
ンプ３３からなるボルテージフォロア３４を介在させた
場合につき述べたが、この代わりに、図４に示すような
ソースフォロアを介在させることもできる。
・スイッチ３とスイッチ回路部６との間にオペアンプ３
１からなるボルテージフォロア３２を介在させると共に
アナログ・スイッチ１３とスイッチ７１との間にオペア
ンプ３３からなるボルテージフォロア３４を介在させた
場合につき述べたが、この代わりに、図４に示すような
ソースフォロアを介在させることもできる。
【００２３】また、上述の実施例においては、本発明を
Ｒ−Ｃ併用逐次比較型ＡＤコンバータに適用した場合に
つき述べたが、その他、本発明は、ＤＡコンバータ部１
０を有しない電荷比較方式のＡＤコンバータ等にも適用
することができる。
Ｒ−Ｃ併用逐次比較型ＡＤコンバータに適用した場合に
つき述べたが、その他、本発明は、ＤＡコンバータ部１
０を有しない電荷比較方式のＡＤコンバータ等にも適用
することができる。
【００２４】
【発明の効果】本発明によれば、アナログ・スイッチ３
とスイッチ回路部８との間に、利得が１で、高入力イン
ピーダンス、低出力インピーダンスの増幅器２７を介在
させるという構成を採用したので、ＡＤ変換の高速化と
、耐ノイズ性の向上化とを図ることができる。
とスイッチ回路部８との間に、利得が１で、高入力イン
ピーダンス、低出力インピーダンスの増幅器２７を介在
させるという構成を採用したので、ＡＤ変換の高速化と
、耐ノイズ性の向上化とを図ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の要部を示す回路図である。
【図３】本発明の一実施例で使用するオペアンプの一例
を示す回路図である。
を示す回路図である。
【図４】ソースフォロアを示す回路図である。
【図５】従来のＲ−Ｃ併用逐次比較型ＡＤコンバータの
一例の要部を示す回路図である。
一例の要部を示す回路図である。
【図６】図５に示す従来のＲ−Ｃ併用逐次比較型ＡＤコ
ンバータの動作を示すタイムチャートである。
ンバータの動作を示すタイムチャートである。
３ アナログスイッチ
６ スイッチ回路部
８ 容量アレイ部
１５ コンパレータ部
２７ 利得が１で、高入力インピーダンス、低出力イ
ンピーダンスの増幅器 ２９ 制御回路 ３０ 逐次比較レジスタ（ＳＡＲ）
ンピーダンスの増幅器 ２９ 制御回路 ３０ 逐次比較レジスタ（ＳＡＲ）
Claims (1)
- 【請求項１】デジタル信号に変換すべきアナログ信号の
入力を制御するためのアナログ・スイッチ（３）と、ア
ナログ信号のサンプリングに使用するスイッチ回路部（
６）と、２進の重み付けがなされた複数の容量からなる
容量アレイ部（８）と、出力信号であるデジタル信号を
形成するためのコンパレータ部（１５）とを備えてなる
逐次比較型ＡＤコンバータにおいて、前記アナログ・ス
イッチ（３）と前記スイッチ回路部（６）との間に、利
得が１で、高入力インピーダンス、低出力インピーダン
スの増幅器（２７）を介在させたことを特徴とする逐次
比較型ＡＤコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40456790A JPH04220016A (ja) | 1990-12-20 | 1990-12-20 | 逐次比較型ａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40456790A JPH04220016A (ja) | 1990-12-20 | 1990-12-20 | 逐次比較型ａｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220016A true JPH04220016A (ja) | 1992-08-11 |
Family
ID=18514228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40456790A Withdrawn JPH04220016A (ja) | 1990-12-20 | 1990-12-20 | 逐次比較型ａｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04220016A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795080A (ja) * | 1993-09-21 | 1995-04-07 | Yamaha Corp | Ａｄコンバータ回路 |
| US6867723B1 (en) | 2003-09-09 | 2005-03-15 | Fujitsu Limited | AD converter with reduced current consumption |
| US7642945B2 (en) | 2007-02-22 | 2010-01-05 | Fujitsu Microelectronics Limited | AD converter circuit and microcontroller |
| US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
| JP2012249645A (ja) * | 2011-05-31 | 2012-12-20 | Denso Corp | 心電検出装置 |
| US8779954B2 (en) | 2012-03-02 | 2014-07-15 | Lapis Semiconductor Co., Ltd. | AD (analog-to-digital) conversion circuit, micro-controller, and method of adjusting sampling time |
-
1990
- 1990-12-20 JP JP40456790A patent/JPH04220016A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795080A (ja) * | 1993-09-21 | 1995-04-07 | Yamaha Corp | Ａｄコンバータ回路 |
| US6867723B1 (en) | 2003-09-09 | 2005-03-15 | Fujitsu Limited | AD converter with reduced current consumption |
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| US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
| JP2012249645A (ja) * | 2011-05-31 | 2012-12-20 | Denso Corp | 心電検出装置 |
| US8779954B2 (en) | 2012-03-02 | 2014-07-15 | Lapis Semiconductor Co., Ltd. | AD (analog-to-digital) conversion circuit, micro-controller, and method of adjusting sampling time |
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