JPH04220031A - シリアルデータ送信方式及びシリアルデータ受信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複雑な制御を必要とす
ることなしにデータの送受信を行なうことの出来るシリ
アルデータ送信方式及びシリアルデータ受信方式に関す
る。データ伝送においては、通常情報データの伝送のほ
かに、制御データ等の伝送を行なう必要がある。後者の
データ伝送は、通常情報データと異なってシステム、装
置等でよって予め決められた数となっている場合がある
。このような場合にも、情報データにおけると同様のデ
ータ伝送方式で制御データ等を伝送する必要は、必ずし
も存在しない。この場合にも、データ量が可変となる情
報データの場合におけるデータ伝送方式を採用すること
は得策でない。

【０００２】

【従来の技術】従来の情報データを行なうデータ伝送方
式としては、調歩同期式、シンクロナス同期式、フラグ
同期式等がある。これらの情報データ伝送方式は、ファ
ームウェア制御によるものである。シンクロナス同期式
は、１６進表示で１６、又は３２のコードを同期制御に
用いる方式で、フラグ同期式は、予め決められたパター
ン（例えば、１６進表示で７Ｅ）を同期制御に用いる方
式である。

【０００３】

【発明が解決しようとする課題】前述した従来のデータ
伝送方式は、ファームウェアによる制御を必要とする。 それ故、データ量の可変に容易に対応し得るが、その反
面、伝送システム乃至装置自体が、複雑となり、高価で
ある。従って、データの伝送に費用が掛かる。本発明は
、斯かる問題点に鑑みて創作されたもので、データの伝
送を簡易なハードウェア構成で制御の単純化を図りつつ
、データを安価に伝送し得るシリアルデータ送信方式及
びシリアルデータ受信方式を提供することをその目的と
する。

【０００４】

【課題を解決するための手段】図１は、請求項１及び請
求項２に係わる発明の説明図である。請求項１に係わる
発明は、一定数のビット情報を送信する際に、前記ビッ
ト情報の極性を反転させ、前記ビット情報と当該ビット
情報の反転ビット情報を対とし、前記変換則で表される
ビット対であって、前記一定数のビット情報を変換した
ときに現れないビット対シーケンスの同期コードを送信
し、前記ビット対の各々を予め決められた順序で前記同
期コードの送信に続いて送信することを特徴とする。

【０００５】請求項２に係わる発明は、ビット情報と当
該ビット情報の反転ビット情報のビット対であって、一
定数のビット情報を変換したときに現れないビット対シ
ーケンスの同期コードを検出し、該同期コードの検出に
応答して該同期コードに続く正負の極性で表される一定
数のビット対を送信順序と同一の順序で抽出し、抽出さ
れた一定数のビット対から各ビット対対応のビット情報
を受信することを特徴とする。

【０００６】

【作用】一定数のビット情報を送信するとき、それらの
ビット情報の各々は、当該ビット情報と当該ビット情報
の反転ビット情報のビット対へ変換される。そして、そ
れらビット対を前記同期コードの送信後に予め決められ
た順序で送信する。又、そのようにして送信されて来た
一定数のビット情報を受信するとき、先ず前記同期コー
ドを検出する。この検出に応答して前記同期コードに続
く各ビット対を前記送信順序と同一の順序で抽出し、そ
のビット対の各々を送信側と受信側との間で予め取り決
められたビット情報として受信する。

【０００７】前述のように、一定数のビット情報の送信
及び受信においては、各ビット情報から各ビット情報対
応のビット対への変換と、同期コード及び予め決められ
た順序での変換されたビット対の送信との制御を行なう
だけで、前記一定数のビット情報を送信することが出来
る。又、そのようにして送信されて来た同期コード及び
一定数のビット対の受信においては、同期コードの検出
、該検出に応答しての前記一定数のビット対の抽出、及
び抽出された一定数のビット対から各ビット対対応のビ
ット情報の受信との制御を行なうだけで、前記一定数の
ビット情報を受信することが出来る。従って、前記一定
数のビット情報を送信するのにも、又その一定数のビッ
ト情報を受信するのにも、簡易なハードウェアで足りる
。これは、その制御も簡易でよいことを意味する。つま
り、回路構成の簡易化、乃至ファームウエアで本発明を
構築する場合のファームウエアの簡易化に寄与し、制御
装置負担も軽減する。従って、情報伝送費用の逓減も図
れる。

【０００８】

【実施例】図２は請求項１に係わる発明の一実施例を示
す。図３は請求項２に係わる発明の一実施例を示す。こ
れらの実施例は、制御装置２２は、第１の信号線２４及
び第２の信号線２６を経て遠く隔てられた被制御装置２
８と接続されており、制御装置２２が、第１の信号線２
４を経て被制御装置２８の制御を行なうと共に、被制御
装置２８の状態を監視する例である。

【０００９】制御装置２２は、３ビットカウンタ（ＣＮ
Ｔ）３０、同期コード出力部３２、ドライバゲート回路
３４、データレジスタ（ＳＤＲ０乃至ＳＤＲ４）３６乃
至４４、ドライバゲート回路４６乃至５４、送信データ
レジスタ６６、送信シフトレジスタ６８、及びクロック
パルス発生器７６から成る。３ビットカウンタ３０は、
８３３　×１０μｓ　の周期のクロックパルスＰ１の供
給を受ける。ドライバゲート回路３４、及びデータレジ
スタ３６乃至４４には、カウンタ３２からそのカウント
値が供給される。データレジスタ３６乃至４４には、制
御装置２２の制御処理装置（図示せず）からの制御ビッ
ト情報が供給される。そのデータレジスタ３６乃至４４
は、それぞれ図４に示すように前記各制御ビット情報に
対して正及び負の極性で表されるビット対を出力する。 このように、制御ビット情報を変えることが、請求項１
及び請求項２に記述する「ビット情報の値に応じた正負
の極性で表されるビット対へ変換する変換則」に対応す
る。こうすることによって、３よりも多い同一信号レベ
ルの信号を送信するのを防止することが出来る。それら
の出力の各々は、対応するドライバゲート回路４６乃至
５４を経て送信データレジスタ６６へ入力される。この
送信データレジスタ６６には、又ドライバゲート回路３
４を経て同期コード０Ｆ（１６進表示の値）が入力され
る。この同期コード０Ｆ（１６進表示の値）のビット対
シーケンスは、前述の変換則で表されるビット対であっ
て、図７の（１）　、（３）　等に示す一定数のビット
情報を変換したときに現れないビット対シーケンスとな
ってあり、このビット対シーケンスを得るのにも、前記
変換則が用いられている。送信データレジスタ６６の出
力は、送信シフトレジスタ６８のデータビット部７２の
入力へ供給される。送信シフトレジスタ６８にはスター
トビット部７０及びストップビット部７４がある。送信
シフトレジスタ６８は、クロックパルス発生器７６から
８３３　μｓ　の周期のクロックパルスＰ２の供給を受
ける。

【００１０】被制御装置２８は、受信シフトレジスタ８
０、クロックパルス発生器８８、３ビットカウンタ（Ｃ
ＮＴ）９２、同期コード出力部９４、比較回路９６、及
びビット出力レジスタ（ＲＤＲ０乃至ＲＤＲ４）９８乃
至１０６から成る。受信シフトレジスタ８０は、クロッ
クパルス発生器８８から８３３　μｓ　の周期のクロッ
クパルスＰ３（クロックパルスＰ３の周期は、クロック
パターンＰ２と同一の周期である。）の供給を受ける。 ３ビットカウンタ９２は、８３３　×１０μｓ　の周期
のクロックパルスＰ４（クロックパルスＰ４の周期は、
クロックパターンＰ１と同一の周期である。）の供給を
受ける。比較回路９６、及びビット出力レジスタ９８乃
至１０６には、カウンタ９２からそのカウント値が供給
される。カウンタ９２は、比較回路９６からの一致出力
に応答して動作する。ビット出力レジスタ９８乃至１０
６は、図５に示すように構成されている。その出力は、
データの受信については一方のみを使用する。但し、受
信データのチェックについては、両方を用いる。ビット
出力レジスタ９８乃至１０６の各出力は、被制御装置２
８の被制御対象部へ接続されている。

【００１１】前述の制御装置２２から被制御装置２８へ
のデータ送信を行なう構成の下での本発明の送信、及び
受信動作を以下に説明する。説明の都合上、制御装置２
２による被制御装置２８の制御例として、制御装置２２
から第１の信号線２４へ送信される制御ビット情報とし
て、図６に示す６つのデータ、即ち電源遮断（Ｐｏｗｅ
ｒ　ＯＦＦ　）指示〔略号ＰＯＦ　〕、電源投入（Ｐｏ
ｗｅｒ　ＯＮ）指示〔略号ＰＯＮ　〕、ＥＰＯ　指示〔
略号ＥＰＯ〕、接続指示〔略号ＳＥＬ　〕、電圧マージ
ン指示（Ｕｐｐｅｒ　）〔略号ＶＭＧＮＵ　〕、及び電
圧マージン指示（Ｌｏｗｅｒ　）〔略号ＶＭＧＮＬ　〕
とする。

【００１２】前述の各制御ビット情報が、制御装置２２
から被制御装置２８へ送信するに際して、制御装置２２
の制御処理装置からデータレジスタ３６及び４０にセッ
トされるものとする（図８のＳＤＲ０，ＳＤＲ１等参照
）。そのデータレジスタ３６及び４０の構成は、図４に
ついて説明したようなものであるから、データレジスタ
３６及び４０の出力に現れる信号状態は、図７の（１）
及び（３）　に示すようになる。データレジスタ３８，
４２，４４の出力には、この例に関する限り意味を有し
ない。データレジスタ３６乃至４４にセットされる制御
ビット情報の組を送信データ＃０乃至＃５と称する。そ
れらの送信データ（ＳＤ）は、図７の括弧付数字（０）
　乃至（５）　に対応する。なお、この関係は、被制御
装置２８から制御装置２２へ送信する場合にも、当て嵌
まり、それらの送信データは、図７の括弧付数字（１０
）乃至（１５）に対応する。

【００１３】このセットが完了した後の第１番目のクロ
ックパルスＰ１に応答してカウンタ３０は、そのカウン
トアップを行なう。そのクロックパルスＰ１は、第２の
信号線２４及び第２の信号線２６の伝送速度が１２００
ｂｐｓ　であるとすると、８３３　×１０μｓ　の周期
のパルスである。カウンタ３０のオール０の値が、先ず
ドライバゲート回路３４においてこれをイネーブルにし
て同期コード出力部３２からの同期コードを（前記第１
番目のクロックパルスＰ１を受ける）送信データレジス
タ６６へセットする。そして、第１番目のクロックパル
スＰ１において、送信データレジスタ６６の同期コード
は、送信シフトレジスタ６８のデータビット部７２にセ
ットされる一方、第１番目のクロックパルスＰ１でカウ
ンタ３０の値は、“１”へカウントアップされる。

【００１４】このデータレジスタ３６の出力内容が送信
データレジスタ６６にセットされた状態において、送信
シフトレジスタ６８のデータビット部７２にセットされ
ている同期コードは、スタートビット部７０及びストッ
プビット部７４にセットされているスタートビットが前
述のように８３３　μｓ　の周期のクロックパルスＰ２
でシフトアウトされた後に前述のクロックパルスＰ２で
その各ビット位置にあるビットを順次にシフトアウトさ
れ（図８の（１）　及び（２）　参照）、同期コードの
シフトアウト後にストップビットが、又クロックパルス
Ｐ２でシフトアウトされて被制御装置２８へ送信される
（図８の（１）　参照）。

【００１５】この送信シフトレジスタ６８の全ビットが
シフトアウトされてしまったとき、つまり第１のデータ
送信期間Ｔ０が終了したとき、カウンタ３０への第２番
目のクロックパルスＰ１が、発生されるから、カウンタ
３０は、“２”へカウントアップされる。この第２番目
のクロックパルスＰ１が、第１番のクロックパルスＰ１
によってカウントアップされたカウンタ３０の値“１”
が、ドライバゲート回路４６においてこれをイネーブル
にしてデータレジスタ３６の出力に発生している図７の
（１）　に示すデータを（前記第２番目のクロックパル
スＰ１を受ける）送信データレジスタ６６にセットする
。このようにして、送信データレジスタ６６にセットさ
れたデータの被制御装置２８への送信動作（第２のデー
タ送信期間Ｔ１内の送信動作）は、同期コードについて
説明したところと同じである。そして、次のデータ送信
期間Ｔ２は、この実施例においては無効なデータの送信
期間となる（図７の（２）　参照）。データ送信期間Ｔ
３における送信データは、この実施例においては図７の
（３）　に示すようなデータとなる。このデータについ
ての送信動作も、前述のところと同じである。データ送
信期間Ｔ４及びデータ送信期間Ｔ５は、図７の（４）　
及び（５）　に示すように、この実施例では無効なデー
タの送信期間となる。 　　前述のようにして制御装置２２から被制御装置２８
へ送信されたデータの被制御装置２８による受信動作を
説明する。

【００１６】被制御装置２８で受信されるビットシリア
ルの前述送信データ（図９の（１）　及び（４）　参照
）は、受信データ（ＲＤ）として、第１のクロックパル
ス発生回路（ＢＣＮＴ）　８８からのクロックパルスＰ
３（その周期は、クロックパルスＰ２と同じである。）
（図９の（２）　参照）によって、受信シフトレジスタ
８０へ順次にシフトインされて行く。そのシフトイン中
のサンプリング時刻（８／１６）毎に送信されて来たビ
ットのサンプリングが行なわれる（図９の（２）　及び
（３）　参照）。

【００１７】スタートビット検出部７９によるスタート
ビットの検出で（図９の（３）　参照）該スタートビッ
ト、及びこれに続く制御ビット情報の各ビットのデータ
ビット部８４へのシフトインが生ぜしめられる（図９の
（４）　及び（５）　参照）。スタートビット検出部７
９によるスタートビットの検出で、データビット部８４
にシフトインされているデータ（同期コード）〔図７の
（０）　参照〕の受信パラレルレジスタ９０への転送が
クロックパルスＰ４（その周期は、クロックパルスＰ１
と同じである。）でデータ受信期間Ｔ０内に生ぜしめら
れる。この受信パラレルレジスタ９０にセットされたデ
ータと、同期コード出力部９４からの同期コードとが、
比較回路９６で比較される。この比較回路９６には、カ
ウンタ９２からのオール０の値が供給されている。つま
り、比較動作を行なうように比較回路９６はイネーブル
にされている（アドレスされている）。それら両者間に
一致が得られて一致信号ＤＥＴＯＦ　が、比較回路９６
から出力される。前記一致信号ＤＥＴＯＦ　に応答して
カウンタ９２は、クロックパルスＰ４毎にカウントアッ
プ動作を開始する。

【００１８】前記データ受信期間Ｔ０に続くデータ受信
期間Ｔ１には、前記データ受信期間Ｔ０内にデータを受
信したと同様の受信動作で次のデータ、即ち図７の（２
）　のデータが受信される。このデータは、前述のとこ
ろからして無効なデータである。そのことは、被制御装
置２８には送受系の設計において取り決められている事
項であるので、被制御装置２８では受信したそのデータ
に対する無効処理を行なう。

【００１９】次のデータ受信期間Ｔ２には、有効なデー
タの受信となる。そのデータは、図７の（３）　であり
、その受信動作は、前述した同期コードの受信動作と全
く同じである。以下、同様にして、各データの受信動作
が繰り返される。その受信状態を示したのが、図１０の
（８）　乃至（１５）である。前記設例の各データには
網掛けを施して示してあり、ＯＦ、及び＃０乃至＃５が
それに相当する。＃６及び＃７は、前記設例では使用し
ないので、そこには網掛けを施してない。

【００２０】前述のようにして被制御装置２８へ送信さ
れて来た制御ビット情報に対して、前述したような監視
ビット情報が、被制御装置２８から第２の信号線２６を
経て制御装置２２へ返送されるが、この場合の送受動作
も、前述したところに準じて行なわれる。そのハードウ
ェア構成は、前述の制御装置２２、及び被制御装置２８
における送信装置を受信装置とし、受信装置を送信装置
とする構成を用いる。その監視ビット情報の例を以下に
示す。又、制御装置２２から被制御装置２８へ送信され
る制御ビット情報に対して、被制御装置２８から返送さ
れる監視ビット情報としては、図６に示すように、ファ
ン異常（ＦＡＮ　Ａｌａｒｍ　）〔略号ＦＡＮＡＬ　〕
、接続完了〔略号ＣＮＣＴ〕、端末状態〔略号ＬＣＬ　
〕、電源異常（Ｐｏｗｅｒ　Ａｌａｒｍ　）〔略号ＰＯ
ＷＡＬ　〕、電源使用可能（Ｐｏｗｅｒ　Ｒｅａｄｙ　
）〔略号ＲＤＹ　〕、被制御装置異常〔略号ＳＥＲＲ〕
、パネル操作可能（Ｐａｎｅｌ　Ｅｎａｂｌｅ）　〔略
号ＰＥＮＢＬ　〕、制御系異常（Ａ−Ｂ制御Ｅｒｒｏｒ
）〔略号ＤＥＲＲ〕があり、この例における送信データ
の様子は、図７の（１０）乃至（１５）に示してある。 この図７の（１０）乃至（１５）を図７の（０）　乃至
（５）　に対応させて前述の説明を参照すれば、自ずと
明らかになると思われるので、その詳細な説明は、省略
する。

【００２１】なお、前記実施例における第１の信号線２
４及び第２の信号線２６の伝送速度は、単なる例示に過
ぎないし、１つの送信期間及び受信期間内に含ませ得る
同期コードの構成ビット数、情報数も又同じである。 又、同期コードの構成も、必ずしも前述のビット構成に
限って本発明を構成し得るものではないことも（但し、
１６進表示で００，ＦＦを除く。）、又当業者には明ら
かであろう。又、正負の極性への情報ビットの変換、そ
の逆変換も、図４、及び図５に示す構成でなくてもよい
。

【００２２】

【発明の効果】以上説明したように本発明によれば、同
期コード及び一定数の情報ビットの正負の極性への変換
、その逆変換を用いるようにしたので、その送受信に必
要な制御回路乃至ファームウエアの簡易化に寄与し、制
御装置負担も軽減する。従って、情報伝送費用の逓減も
図れる。

【図面の簡単な説明】

【図１】請求項１及び請求項２に係わる発明の説明図で
ある。

【図２】請求項１に係わる発明の一実施例を示す図であ
る。

【図３】請求項２に係わる発明の一実施例を示す図であ
る。

【図４】データレジスタを示す図である。

【図５】ビット出力レジスタを示す図である。

【図６】制御ビット情報及び監視ビット情報の例を示す
図である。

【図７】制御ビット情報及び監視ビット情報の具体的構
成例を示す図である。

【図８】送信タイミングチャートの例を示す図である。

【図９】受信タイミングチャートの例を示す図である。

【図１０】受信タイミングチャートの例を示す図である
。

【符号の説明】

２２　　制御装置 ２８　　被制御装置 ３０　　３ビットカウンタ ３２　　同期コード出力部 ３４　　ドライバゲート回路 ３６乃至４４　　データレジスタ ４６乃至５４　　ドライバドライバゲート回路６６　　
送信データレジスタ ６８　　送信シフトレジスタ ７６　　クロックパルス発生器 ８８　　クロックパルス発生器 ９０　　受信パラレルレジスタ ９２　　３ビットカウンタ ９４　　同期コード出力部 ９６　　比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　一定数のビット情報を伝送する際に、
   前記ビット情報の極性を反転させ、前記ビット情報と当
   該ビット情報の反転ビット情報を対にし、ビット対とし
   （１）、前記ビット対であって、前記一定数のビット情
   報を変換したときに現れないビット対シーケンスの同期
   コードを送信し（２）、前記ビット対の各々を予め決め
   られた順序で前記同期コードの送信に続いて送信する（
   ３）ことを特徴とするシリアルデータ送信方式。
2. 【請求項２】　　ビット情報と当該ビット情報の反転ビ
   ット情報のビット対であって、一定数のビット情報を変
   換したときに現れないビット対シーケンスの同期コード
   を検出し（４）、該同期コードの検出に応答して該同期
   コードに続く正負の極性で表される一定数のビット対を
   送信順序と同一の順序で抽出し（５）、抽出された一定
   数のビット対から各ビット対対応のビット情報を受信す
   る（６）ことを特徴とするシリアルデータ受信方式。