JPH0482444A - シリアルインターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一定周期のクロックに基づいて直列にデータを
伝送するシリアルインターフェース回路に関する。

従来の技術 近年、１チツプマイクロコンピユータの高集積化・高機
能化が進み、１つの制御用マイクロコンピュータがその
応用機器上で関与する割合か増すにつれて、周辺とのデ
ータのやりとりのためにシリアルインターフェースを用
いることは不可欠となってきている。このシリアルイン
ターフェースを介してのデータのやりとりの際に送信側
か送信シタデータを受信側が正しく受信できたかとうか
を確認することが、マイクロコンピュータの応用機器か
正常に動作するためには重要となる。

従来この種の回路は第６図に示すような構成であった。

第６図に示すように、構成要素として、１はｎビットの
データを直列データとして外部とやりとりする中央演算
処理装置（以降ＣＰＵと記す）、２はｎビットの並列デ
ータを直列に変換して１ビットずつ送り出すため、ある
いは直列に受入れたｎビットのデータを並列に変換する
ためのシフトレジスタ、３はシフトレジスタ２のソフト
クロックを生成するためのカウンタ、４はカウンタ３で
生成されたシフトクロック、５は／ブトレジスタ２から
送り出される直列データを遠方まで送信するためのデー
タ送信バッファ、６はシフトクロックを遠方まで送信す
るためのクロック送信バッファ、７は遠方より受信した
直列受信データ、８はデータ送信端子、９はクロック送
信端子、１０はデータ受信端子である。

第６図のように構成されたシリアルインターフェースに
ついて、以下その構成要素のお互いの関連動作を説明す
る。第６図に示した回路を用いてｎビットのデータを直
列に送信するためには、まずＣＰＵＩからｎビットの並
列データをシフトレジスタ２へ転送・格納する。つぎに
カウンタ３で一定周期のパルスを発生し、これをシフト
クロック４とすることにより、このｎビットのデータを
格納済のシフトレジスタ２にシフト動作をさせる。以上
によりデータ送信バッファ５を通った送信データがデー
タ送信端子８から、クロック送Ｆ　バッファ６を通った
シフトクロツタかクロック送信端子９から送信される。

以上、送信側の動作について説明したか、受信側の動作
についても簡単に説明する。

ます調歩同期方式で受信する場合には、送信されてきた
直列データを第６図上のデータ受信端子１０から入力し
、受信データ７をシフトレジスタ２に順次シフトして取
り込むためのシフトクロックを、あらかじめ送信側と申
し合わせた周期でカウンタ３を動作させることによって
生成することによりｎビットのデータをシフトレジスタ
２に格納スる。この時点で受信側のＣＰＵＩがシフトレ
ジスタ２からｎビットのデータを取り込むことによって
調歩同期式によるデータの受信は完了する。

つぎにクロック同期式で受信する場合には、送信されて
きた直列データを第６図のデータ受信端子１０から入力
し、受信データ７をシフトレジスタ２に順次シフトして
取り込むためのシフトクロックを、第６図には示してい
ないか送信側から送られてきたシフトクロックをクロッ
ク受信端子から入力することによりｎビットのデータを
シフトレジスタ２に格納する。この時点で受信側のＣＰ
ＵＩがシフトレジスタ２からｎビットのデータを取り込
むことによってクロック同期式によるデータの受信は完
了する。

発明が解決しようとする課題 しかしながら上記のような構成では送信側から送り出さ
れたデータに、受信側のシフトレジスタ２のシフトタイ
ミングに同期したノイズか乗った場合つまり何らかの外
因によってレベル変動か生じた場合には、本来伝送され
るべきであった正しいｎビットデータの内の一部あるい
は全部のビットが間違って伝送されてしまったり、また
、クロック同期式の場合にシフトクロックの伝送線上に
ノイズが乗った場合には受信側において間違ったタイミ
ングでシフトレジスタ２かシフト動作をしてしまう可能
性かあるために、ｎビットのデータが正しく受信された
かとうかをチエツクするためにＣＰＵＩを動作させる必
要があり、ソフトウェアプログラミング上の負担の増大
、ひいてはＣＰＵＩの処理能力の低減を引き起こすとい
う問題があった。たとえばｎビットのデータ送信か終了
した後に、受信側が受は取ったｎビットのデータを受信
側から送信側へ送り返すことによって、送信側において
当初送信する予定であったデータと比較チエツクする方
法や、ｎビットのデータをｍ組連続して送信した後また
は送信する前にそれらｍｕのデータから一意的に定まる
データ（たとえばチエツクサム）を送信することによっ
て、受信側において独自にｍ組のデータから実際に前記
一意的に定まるデータを算出しチエツクする方法がある
が、上記どちらの方法においても送信データをやりとり
するときとチエツク用のデータをやりとりするときのノ
イスの乗り方によっテハ、送受信時の誤りが検出されな
いことも起こり得る。

本発明は上記問題に留意し、ＣＰＵに与える負担を最小
限にとどめつつ、送受信時に生した誤りを検出すること
ができるシリアルインターフェースを提供することを目
的とする。

課題を解決するための手段 本発明の上記目的を達成するために、ソフトクロックの
あるいはシフトクロックの一周期ごとのレベル変動期間
を少なくとも除く期間をパルス出力とするエラー検出許
可信号を発生するカウンタと、このエラー検出許可信号
のパルスＩＡ間に送受信シフトクロック、あるいは送受
信データのレベル変動を検出するエツジ検出回路とを具
備し、エツジ検出回路でレベル変動を検出したときは、
エラーフラグによりエラーが検出された表示か行われる
シリアルインターフェースの構成としたものである。

作用 上記構成の本発明のシリアルインターフェースは、ソフ
トクロックに同期し、データレベル変動があった場合エ
ラーと見なされる期間を、エラー検出許可信号のパルス
期間として抜き出すため、ＣＰＵに負荷をあまりかけず
に、エツジ検出回路により、信号のエラーを容易に検出
することかできる。そしてエラー表示か確実にエラーフ
ラグにより表示される。

実施例 本発明の一実施例のシリアルインターフェースの構成を
第１図に示す。第１図に示すように、構成要素として１
はｎビットのデータを直列データとして外部とやりとり
を制御するＣＰＵ、、２はｎビットの並列データを直列
に変換して１ビットずつ送り出すため、あるいは直列に
受は入れたｎビットのデータを並列に変換するためのシ
フトレジスタ、３は前記シフトレジスタの周期２Ｔのシ
フトクロックを出力する第１のクロック端子と、持続時
間Ｔ−ΔＴのエラー検出許可信号を出力する第２のクロ
ック端子を有するカウンタ、４はカウンタ３の第１のク
ロック端子から出力されたシフトクロック、５はシフト
レジスタ２から送り出される直列データを遠方まで送信
するためのデータ送信バッファ、６はシフトクロックを
遠方まで送信するためのクロック送信バッファ、７は遠
方より受信した直列受信データ、８はデータ送信端子、
９．はクロック送信端子、１０はデータ受信端子、１１
はクロック送信端子９から送信されるシフトクロック、
つまり受信側が受信するシフトクロックルベル変化を検
知するためのエツジ検出回路、１２はエラー検出期間内
にシフトクロックのエツジが検出された場合“の情報を
保持するためのエラーフラグ、１３はカウンタ３の第２
のクロック端子から出力される持続時間Ｔ−ΔＴのエラ
ー検出許可信号、１４はクロック送信バッファ６を通過
後の実際に受信側が受けとるシフトクロック、１５はエ
ツジ検出信号である。

以上のように構成された本実施例について、以下その各
構成要素のお互いの関連と動作を説明する。

この回路を用いてｎビットのデータを送信する方法は従
来例で説明した方法と基本的には同一であるため、ここ
ではこの回路を用いたｎヒツトのデータ送信時に通信に
エラーを検出する方法たけに限って説明する。

第１図はクロック同期式の場合の回路構成であり、ｎビ
ットのデータ送信に使用するシフトクロックはカウンタ
３によって生成される。ここではシフトクロックの周期
は２Ｔ、　　デユーティ５０％とする。ここで、時間間
隔Ｔを発生するカウンタ３から、持続時間Ｔ−ΔＴでシ
フトクロックの立上り、立下り部分を除いたエラー検出
許可信号をも出力させる。一般にＴの周期を発生するの
に必要なビット数のカウンタがあれば、Ｔより小さいＴ
−ΔＴの時間間隔をつくるためにはその内の一部のビッ
トを使えば可能になるから、シフトクロツタの立上り、
立下り部分、すなわちレベル変動のある部分を少なくと
も除いてカウンタ３の第２のクロック端子よりＴ−ΔＴ
のエラー検出許可信号のパルスを発生させることは困難
ではない。

つぎに本実施例特有のものとしてエツジ検出回路１１が
ある。これはカウンタ３の第１のクロック端子より発生
した周期２Ｔのシフトクロックのレベル変化を検知する
ためのものであるか、ココで重要なのはクロック送信バ
ッファ６の出力側のレベル変化を検知しようとしている
点である。

バッファ通過前のシフトクロック４はカウンタ３の出力
そのものであり、このシリアルインターフェースを構成
するＬＳＩの外部には出ていないためこのシフトクロッ
ク４にノイズが乗ることは生しにくい。それよりもクロ
ック送信バッファ６、クロック送信端子９を通ってＬＳ
Ｉの外部ニ出力された後、ノイズの影響でレベル変化が
生しる可能性が高く、これを検知することか目的である
ため、第１図のようにクロック送信端子９から直接、エ
ツジ検出回路１１ヘシフトクロツクを導くことが重要と
なる。したかってこのエツジ検出回路１１はバッファ６
通過後のシフトクロック１４に生じるレベル変化を検知
して、エツジ検出信号１５を出力する。このエツジ検出
信号１５か、前記エラー検出許可信号が許可状態を示す
パルス期間に生した場合はその旨の情報をエラーフラグ
１２が保持し、シフトクロックにノイズが乗ってデータ
のミスシフトか生したことを表す。

以上説明した本実施例の動作を、各信号のタイミングチ
ャートを用いて表現したのか第２図および第３図である
。第２図は全２ビットのデータをシフトミスなしで送信
した場合、第３図は同しく全２ビットのデータを送信す
る際に７フトクロノクにノイズが乗ることによりシフト
ミスか生し、エラーフラグ１２が立った場合をそれぞれ
表す。

第２図１ａ）はデータ送信端子８の出力データ信号を示
し、第２図（ｂｌはカウンタ３より出力されたシフトク
ロック４を示し、第２図（Ｃ１はバッファ６を介して、
クロック送信端子９におけるシフトクロック１４を示す
。第２図１ｄ）はシフトクロック１４のレベル変動をエ
ツジ検出回路１１により検出したエツジ検出信号１５で
あり、第２図（ｅｌは、少なくともシフトクロック１４
のレベル変動部分、すなわちこの場合はエツジ検出信号
１５の部分を除いた期間のパルス出力を有するエラー検
出許可信号１３である。第２図ではこのエラー検出許可
信号１３のパルス期間内にはシフトクロック１４のレベ
ル変動がないため、第２図げ）のエラーフラグ１２の出
力がないことになる。

第３図は、第３図ｆｃｌのシフトクロック１４に、第３
図ｔｅｌのエラー検出許可信号１３のパルス期間にレベ
ル変動があるため、第３図ｆｄｌのエツジ検出信号１５
か出力され、第３図（ｆｌのエラーフラグ１２の出力が
、これ以降ハイレベルに変化し、エラーがあったことを
表示している。

このように本発明によればシフトクロックにノイズが乗
ることによって受信側でシフトミスが生じていることを
、受信側からデータを送り返したり、受信側でチエツク
サムを計算したりすることなく、送信側で検知すること
ができる。

なお、第１図〜第３図ではクロック同期式のシリアルイ
ンターフェースのシフトクロック端子に本発明を適用し
た一実施例構成について説明したが、第１図においてエ
ツジ検出回路１１に、ンフトクロソク１４の代わりに送
信データ８を入力し、カウンタ３から出力されるエラー
検出許可信号をＴ−ΔＴから２Ｔ−ΔＴへと変更する。

すなわち、シフトクロック４の１周期ごとのレベル変動
部分を除く、パルス出力で構成することによす、容易に
調歩同期式のシリアルインターフェースのデータの信号
線に乗るノイズを検出するための回路構成をとることが
できる。その場合の各信号のタイミングチャートを第４
図および第５図に示す。第４図は全２ビットのデータを
調歩同期式によってエラーなしで送信した場合を表し、
第５図は同じく調歩同期式による全２ビットのデータ送
信中にデータ信号線にノイズか乗ったことによってエラ
ーフラグ１２か立った場合を表す。

第４図ｆａｔはデータ送信端子８のデータであり、第４
図ｆｂｌのシフトクロック４の１周期の２Ｔのタイミン
グごとにデータ出力されている。第４図（Ｃ１はエツジ
検出回路１１によるエツジ検出信号１５であり、データ
の２Ｔの周期でのレベル変動を検出しており、シフトク
ロック４の１周期ごとのレベル変動部分に相当している
。第４図ｆｄｌはそのレベル変動部分を少なくとも除い
たパルス出力を有するカウンタ３からのエラー検出許可
信号１３を示す。第４図（ｅｌはこのエラー検出許可信
号１３のパルス期間内のエラーか、エツジ検出回路１１
によりレベル変動として検出されるとエラーを表示する
エラーフラグ１２の出力を示し、この場合、レベル変動
がないため、無信号となる。第５図は第５図（ａ）に示
すデータ送信端子８のデータのレベル変動がある場合で
、第５図ｔｅｌのエラーフラグ１２の出力がエラー表示
信号として出力されている。

以上、送信側でのエラー検出として説明したが、受信信
号のエラー検出もシフトクロックの同期をとることによ
り、同様にエラー検出ができることは言うまでもない。

発明の効果 以上の説明より明らかなように、シフトクロックあるい
はシフトクロックの１周期ごとのレベル変動期間を少な
くとも除く期間のパルス出力を有するエラー検出許可信
号を発生するカウンタと、このエラー検出許可信号のパ
ルス期間に送受信／フトクロソクあるいは送受信データ
のレベル変動を検出するエツジ検出回路を備え、レベル
変動を検出することによりエラーフラグにエラーか検出
された表示を行うことにより、送信側において送信した
信号のエラーの有無か事前に確認できるとともに受信信
号におけるエラーの有無を容易に検出できるシリアルイ
ンターフェースである。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルインタフェースの
構成を示すブロック図、第２図および第３図はそれぞれ
同実施例のクロック同期式のシリアルインターフェース
に適用した場合のタイミングチャート、第４図および第
５図はそれぞれ同実施例の調歩同期式のシリアルインタ
ーフェースに適用した場合のタイミングチャート、第６
図は従来例のシリアルインターフェースの構成を示すブ
ロック図である。 １・・・・・・ＣＰＵ、２・・・・・・シフトレジスタ
、３・・・・・・カウンタ、５・・・・・・データ送信
バッファ、６・・・・・・クロック送信バッファ、８・
・・・・・データ送信端子、９１１８１３．クロック送
信端子、１０・・・・・・データ受信端子、１１・・・
・・・エツジ検出回路、１２・・・・・・エラーフラグ
。 代理人の氏名　弁理士　粟野重孝　はか１名（６）エラ
ーフラ７ ？−＝ シフトレヅスタ データ」イ８バッファ クロ・／フ迫信ハブ７７ 子−フ、送イＬ疼子 クロ、ツク瀞ノｔが顆と （α）データム１４蝉５ （ｂ）し７トクロ、り Ｔ エラーフラク （α）チ―り通イざ欠１左 ＜ｂ）シフトクロック

Claims (2)

【特許請求の範囲】
1. （１）並列データを直列に変換して１ビットずつ送り出
   すため、および直列に受入れた直列データを並列に変換
   するためのシフトレジスタと、前記シフトレジスタのシ
   フトクロックを発生する第１のクロック端子と、前記シ
   フトクロックのレベル変動期間を少なくとも除く期間を
   パルス出力とするエラー検出許可信号を発生する第２の
   クロック端子を有するカウンタと、前記カウンタからの
   シフトクロックを入力とし、出力をクロックの出力端子
   に接続したバッファと、前記クロックの出力端子のレベ
   ル変動を検出するエッジ検出回路と、前記クロックの出
   力端子のシフトクロックのエラーを表示するエラーフラ
   グと、前記データおよびシフトクロックの信号のやりと
   りを制御する中央演算処理装置とを具備し、前記中央演
   算処理装置により前記エラー検出許可信号のパルス期間
   に、前記エッジ検出回路がレベル変動を検出したときは
   、前記エラーフラグにエラーが検出された表示が行われ
   るようにしてなるシリアルインターフェース。
2. （２）並列データを直列に変換して１ビットずつ送り出
   すため、および直列に受入れた直列データを並列に変換
   するためのシフトレジスタと、前記シフトレジスタのシ
   フトクロックを発生する第１のクロック端子と、前出シ
   フトクロックの１周期ごとのレベル変動期間を少なくと
   も除く期間をパルス出力とするエラー検出許可信号を発
   生する第２のクロック端子を有するカウンタと、前記シ
   フトレジスタの出力直列データを入力とし、出力をデー
   タ出力端子に接続したバッファと、前記データ出力端子
   のレベル変動を検出するエッジ検出回路と、前記データ
   出力端子のデータのエラーを表示するエラーフラグと、
   前記データおよびシフトクロックの信号のやりとりを制
   御する中央演算処理装置とを具備し、前記中央演算処理
   装置により、前記エラー検出許可信号のパルス期間に、
   前記エッジ検出回路がレベル変動を検出したときは、前
   記エラーフラグにエラーが検出された表示が行われるよ
   うにしてなるシリアルインターフェース。