JPH04220810A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH04220810A JPH04220810A JP2412535A JP41253590A JPH04220810A JP H04220810 A JPH04220810 A JP H04220810A JP 2412535 A JP2412535 A JP 2412535A JP 41253590 A JP41253590 A JP 41253590A JP H04220810 A JPH04220810 A JP H04220810A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal
- transfer gate
- output
- master latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型論理集積回路
のフリップフロップ回路に利用する。特に、フリップフ
ロップ回路のメタステーブル防止回路に関する。
のフリップフロップ回路に利用する。特に、フリップフ
ロップ回路のメタステーブル防止回路に関する。
【０００２】
【従来の技術】従来のフリップフロップ回路は、図４に
示すように、トランスファゲート１および２とインバー
タ５および６とで構成されるマスタラッチと、トランス
ファゲート３および４とインバータ７および８とで構成
されるスレーブラッチと、トランスファゲートに順次ラ
ッチング信号を与えるインバータ２９および１０からな
る。 Ｂ点のラッチング信号が「Ｈ」のときにＡ点のデータ信
号がトランスファゲート１を通りインバータ５および６
によりマスタラッチで保持される。次に点Ｃと点Ｄとで
のレベルが等しくなった時点でＢ点のラッチング信号は
「Ｌ」になり、トランスファゲート１は閉じてトランス
ファゲート２が開き、データがラッチされた状態になる
。同時にトランスファゲート３が開き、反転したデータ
がスレーブラッチへ入力される。これがインバータ７を
介してさらに反転されてＧ点へ出力され、データはイン
バータ７および８によってスレーブラッチで保持される
。次にＢが再び「Ｈ」になり、トランスファゲート３は
閉じてトランスファゲート４は開き、データはスレーブ
ラッチ内で安定し、マスタラッチ側ではトランファゲー
ト１が開くことによってまた外部からのデータを入力す
る一連の動きを行う。
示すように、トランスファゲート１および２とインバー
タ５および６とで構成されるマスタラッチと、トランス
ファゲート３および４とインバータ７および８とで構成
されるスレーブラッチと、トランスファゲートに順次ラ
ッチング信号を与えるインバータ２９および１０からな
る。 Ｂ点のラッチング信号が「Ｈ」のときにＡ点のデータ信
号がトランスファゲート１を通りインバータ５および６
によりマスタラッチで保持される。次に点Ｃと点Ｄとで
のレベルが等しくなった時点でＢ点のラッチング信号は
「Ｌ」になり、トランスファゲート１は閉じてトランス
ファゲート２が開き、データがラッチされた状態になる
。同時にトランスファゲート３が開き、反転したデータ
がスレーブラッチへ入力される。これがインバータ７を
介してさらに反転されてＧ点へ出力され、データはイン
バータ７および８によってスレーブラッチで保持される
。次にＢが再び「Ｈ」になり、トランスファゲート３は
閉じてトランスファゲート４は開き、データはスレーブ
ラッチ内で安定し、マスタラッチ側ではトランファゲー
ト１が開くことによってまた外部からのデータを入力す
る一連の動きを行う。
【０００３】
【発明が解決しようとする課題】このような従来のフリ
ップフロップ回路では、マスタラッチでデータをサンプ
リングする際にＡ点からのデータ入力信号が変化すると
、変化したデータがＤ点まで到達する前にラッチング信
号が「Ｈ」から「Ｌ」に変化してしまい、Ｃ点とＤ点と
のレベルの違いが生じたままトランスファゲート２が開
き、メタステーブルを起こす欠点があった。
ップフロップ回路では、マスタラッチでデータをサンプ
リングする際にＡ点からのデータ入力信号が変化すると
、変化したデータがＤ点まで到達する前にラッチング信
号が「Ｈ」から「Ｌ」に変化してしまい、Ｃ点とＤ点と
のレベルの違いが生じたままトランスファゲート２が開
き、メタステーブルを起こす欠点があった。
【０００４】本発明は、このような欠点を解決するもの
で、Ｃ点とＤ点とのレベルが等しくなってからラッチン
グ信号をトランスファゲートに伝達してメタステーブル
を防止できるフリップフロップ回路を提供することを目
的とする。
で、Ｃ点とＤ点とのレベルが等しくなってからラッチン
グ信号をトランスファゲートに伝達してメタステーブル
を防止できるフリップフロップ回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、トランスファ
ゲートと論理反転ゲートとで構成されたマスタラッチお
よびスレーブラッチを備えたフリップフロップ回路にお
いて、上記マスタラッチへデータ信号を入力するトラン
スファゲートの出力側の信号とこのマスタラッチへラッ
チされたデータ信号を入力するトランスファゲートの入
力側の信号とを入力とする排他的論理和ゲートと、この
排他的論理和ゲートの出力をクロック信号へ付加した出
力を上記マスタラッチのトランスファゲートに与える論
理和ゲートと、この論理和ゲートの出力論理を反転して
上記スレーブラッチのトランスファゲートに与えるクロ
ック信号供給用論理反転ゲートとを備えたことを特徴と
する。
ゲートと論理反転ゲートとで構成されたマスタラッチお
よびスレーブラッチを備えたフリップフロップ回路にお
いて、上記マスタラッチへデータ信号を入力するトラン
スファゲートの出力側の信号とこのマスタラッチへラッ
チされたデータ信号を入力するトランスファゲートの入
力側の信号とを入力とする排他的論理和ゲートと、この
排他的論理和ゲートの出力をクロック信号へ付加した出
力を上記マスタラッチのトランスファゲートに与える論
理和ゲートと、この論理和ゲートの出力論理を反転して
上記スレーブラッチのトランスファゲートに与えるクロ
ック信号供給用論理反転ゲートとを備えたことを特徴と
する。
【０００６】ここで、フリップフロップ回路は、トラン
スファゲートと否定論理積ゲートとで構成されてもよい
。
スファゲートと否定論理積ゲートとで構成されてもよい
。
【０００７】
【作用】マスタラッチへデータ信号を入力するトランス
ファゲートの出力側信号レベルとマスタラッチへラッチ
されたデータ信号を入力するトランスファゲートの入力
側信号のレベルとが等しくなってから後者のトランスフ
ァゲートを開く。これにより、フリップフロップ回路が
メタステーブル状態になるのを抑止する。
ファゲートの出力側信号レベルとマスタラッチへラッチ
されたデータ信号を入力するトランスファゲートの入力
側信号のレベルとが等しくなってから後者のトランスフ
ァゲートを開く。これにより、フリップフロップ回路が
メタステーブル状態になるのを抑止する。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示すブロック
構成図であり、図２は、その動作を説明するタイミング
チャートである。
して説明する。図１はこの実施例の構成を示すブロック
構成図であり、図２は、その動作を説明するタイミング
チャートである。
【０００９】この実施例は、図１に示すように、トラン
スファゲート１および２とインバータ５および６とによ
るマスタラッチと、トランスファゲート３および４とイ
ンバータ７および８によるスレーブラッチで構成される
マスタースレーブ方式のフリップフロップ回路と、トラ
ンスファゲート１の出力側の信号とトランスファゲート
２の入力側の信号とを入力とする排他的論理和ゲート１
１と、クロック信号に排他的論理和ゲート１１の出力を
付加する論理和ゲート１９で構成されるメタステーブル
防止回路と、トランスファゲートへの反転クロック信号
を与えるインバータ１０によって構成される。また点Ａ
でデータ入力信号が与えられ、点Ｂはクロック入力信号
が与えられる。
スファゲート１および２とインバータ５および６とによ
るマスタラッチと、トランスファゲート３および４とイ
ンバータ７および８によるスレーブラッチで構成される
マスタースレーブ方式のフリップフロップ回路と、トラ
ンスファゲート１の出力側の信号とトランスファゲート
２の入力側の信号とを入力とする排他的論理和ゲート１
１と、クロック信号に排他的論理和ゲート１１の出力を
付加する論理和ゲート１９で構成されるメタステーブル
防止回路と、トランスファゲートへの反転クロック信号
を与えるインバータ１０によって構成される。また点Ａ
でデータ入力信号が与えられ、点Ｂはクロック入力信号
が与えられる。
【００１０】すなわち、この実施例は、図１に示すよう
に、トランスファゲートと論理反転ゲートとで構成され
たマスタラッチおよびスレーブラッチを備えたフリップ
フロップ回路において、上記マスタラッチへデータ信号
を入力するトランスファゲート１の出力側の信号とこの
マスタラッチへラッチされたデータ信号を入力するトラ
ンスファゲート２の入力側の信号とを入力とする排他的
論理和ゲート１１と、この排他的論理和ゲート１１の出
力をクロック信号へ付加した出力を上記マスタラッチの
トランスファゲート１および２に与える論理和ゲート１
９と、この論理和ゲート１９の出力論理を反転して上記
スレーブラッチのトランスファゲート３および４に与え
るクロック信号供給用論理反転ゲートであるインバータ
１０とを備える。
に、トランスファゲートと論理反転ゲートとで構成され
たマスタラッチおよびスレーブラッチを備えたフリップ
フロップ回路において、上記マスタラッチへデータ信号
を入力するトランスファゲート１の出力側の信号とこの
マスタラッチへラッチされたデータ信号を入力するトラ
ンスファゲート２の入力側の信号とを入力とする排他的
論理和ゲート１１と、この排他的論理和ゲート１１の出
力をクロック信号へ付加した出力を上記マスタラッチの
トランスファゲート１および２に与える論理和ゲート１
９と、この論理和ゲート１９の出力論理を反転して上記
スレーブラッチのトランスファゲート３および４に与え
るクロック信号供給用論理反転ゲートであるインバータ
１０とを備える。
【００１１】また、図３に示すように、フリップフロッ
プ回路は、トランスファゲートと否定論理積ゲートとで
構成される。
プ回路は、トランスファゲートと否定論理積ゲートとで
構成される。
【００１２】次に、この実施例の動作を図２を用いて説
明する。
明する。
【００１３】点Ａにははじめ「Ｌ」のデータが入力され
ているが、これが「Ｈ」に変化すると点Ｃでは「Ｌ」か
ら「Ｈ」に変化するが、点Ｄではまだ「Ｌ」のままの時
間ａであり、点Ｂが「Ｈ」から「Ｌ」に変化しても点Ｅ
では「Ｈ」となっているので、論理和ゲート１９の出力
点Ｆでは点Ｂでの「Ｈ」から「Ｌ」の変化を伝えること
なく「Ｈ」のままである。点Ｃのレベルと点Ｄでのレベ
ルとが「Ｈ」で等しくなった時点で、点Ｅが「Ｈ」から
「Ｌ」に変化し、点Ｆは「Ｈ」から「Ｌ」に変化する。 このように点Ｃと点Ｄとのレベルが等しくなって安定し
た状態になってはじめてトランスファゲート２が開くこ
とになり、メタステーブルを防止してマスタラッチ内の
サンプリング状態を安定にすることができる。また、イ
ンバータ５、６、７および８をナンドゲートに置き換え
たセット・リセット付のフリップフロップ回路でも同様
な効果が得られることは明らかである。
ているが、これが「Ｈ」に変化すると点Ｃでは「Ｌ」か
ら「Ｈ」に変化するが、点Ｄではまだ「Ｌ」のままの時
間ａであり、点Ｂが「Ｈ」から「Ｌ」に変化しても点Ｅ
では「Ｈ」となっているので、論理和ゲート１９の出力
点Ｆでは点Ｂでの「Ｈ」から「Ｌ」の変化を伝えること
なく「Ｈ」のままである。点Ｃのレベルと点Ｄでのレベ
ルとが「Ｈ」で等しくなった時点で、点Ｅが「Ｈ」から
「Ｌ」に変化し、点Ｆは「Ｈ」から「Ｌ」に変化する。 このように点Ｃと点Ｄとのレベルが等しくなって安定し
た状態になってはじめてトランスファゲート２が開くこ
とになり、メタステーブルを防止してマスタラッチ内の
サンプリング状態を安定にすることができる。また、イ
ンバータ５、６、７および８をナンドゲートに置き換え
たセット・リセット付のフリップフロップ回路でも同様
な効果が得られることは明らかである。
【００１４】
【発明の効果】本発明は、以上説明したように、マスタ
ラッチへデータ信号を入力するトランスファゲートの出
力側の信号と、マスタラッチへラッチされたデータ信号
を入力するトランスファゲートの入力側の信号を入力と
する排他的論理和ゲートと、この排他的論理和ゲートの
出力をクロック信号へ付加する論理和ゲートとを備える
ので、データのラッチ状態が不安定となるメタステーブ
ル状態の出現を防止できる効果がある。
ラッチへデータ信号を入力するトランスファゲートの出
力側の信号と、マスタラッチへラッチされたデータ信号
を入力するトランスファゲートの入力側の信号を入力と
する排他的論理和ゲートと、この排他的論理和ゲートの
出力をクロック信号へ付加する論理和ゲートとを備える
ので、データのラッチ状態が不安定となるメタステーブ
ル状態の出現を防止できる効果がある。
【図１】 本発明第一実施例の構成を示す回路接続図
。
。
【図２】 本発明実施例の動作を説明するタイミング
チャート。
チャート。
【図３】 本発明第二実施例の構成を示す回路接続図
。
。
【図４】 従来例の構成を示す回路接続図。
１、２、３、４ トランスファゲート５、６、７、８
、１０、２９ インバータ１１ 排他的論理和ゲー
ト １９ 論理和ゲート
、１０、２９ インバータ１１ 排他的論理和ゲー
ト １９ 論理和ゲート
Claims (2)
- 【請求項１】 トランスファゲートと論理反転ゲート
とで構成されたマスタラッチおよびスレーブラッチを備
えたフリップフロップ回路において、上記マスタラッチ
へデータ信号を入力するトランスファゲートの出力側の
信号とこのマスタラッチへラッチされたデータ信号を入
力するトランスファゲートの入力側の信号とを入力とす
る排他的論理和ゲートと、この排他的論理和ゲートの出
力をクロック信号へ付加した出力を上記マスタラッチの
トランスファゲートに与える論理和ゲートと、この論理
和ゲートの出力論理を反転して上記スレーブラッチのト
ランスファゲートに与えるクロック信号供給用論理反転
ゲートとを備えたことを特徴とするフリップフロップ回
路。 - 【請求項２】 トランスファゲートと否定論理積ゲー
トとで構成されたマスタラッチおよびスレーブラッチを
備えたフリップフロップ回路において、上記マスタラッ
チへデータ信号を入力するトランスファゲートの出力側
の信号とこのマスタラッチへラッチされたデータ信号を
入力するトランスファゲートの入力側の信号とを入力と
する排他的論理和ゲートと、この排他的論理和ゲートの
出力をクロック信号へ付加した出力を上記マスタラッチ
のトランスファゲートに与える論理和ゲートと、この論
理和ゲートの出力論理を反転して上記スレーブラッチの
トランスファゲートに与えるクロック信号供給用論理反
転ゲートとを備えたことを特徴とするフリップフロップ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412535A JP2927972B2 (ja) | 1990-12-20 | 1990-12-20 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412535A JP2927972B2 (ja) | 1990-12-20 | 1990-12-20 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04220810A true JPH04220810A (ja) | 1992-08-11 |
| JP2927972B2 JP2927972B2 (ja) | 1999-07-28 |
Family
ID=18521364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412535A Expired - Lifetime JP2927972B2 (ja) | 1990-12-20 | 1990-12-20 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927972B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5754070A (en) * | 1996-11-19 | 1998-05-19 | Vlsi Technology, Inc. | Metastableproof flip-flop |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286609A (ja) * | 1988-05-13 | 1989-11-17 | Nec Ic Microcomput Syst Ltd | Ｄ型フリップフロップ回路 |
-
1990
- 1990-12-20 JP JP2412535A patent/JP2927972B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286609A (ja) * | 1988-05-13 | 1989-11-17 | Nec Ic Microcomput Syst Ltd | Ｄ型フリップフロップ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5754070A (en) * | 1996-11-19 | 1998-05-19 | Vlsi Technology, Inc. | Metastableproof flip-flop |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2927972B2 (ja) | 1999-07-28 |
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