JPS61151771A - 非同期信号同期化回路 - Google Patents
非同期信号同期化回路Info
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- JPS61151771A JPS61151771A JP59272989A JP27298984A JPS61151771A JP S61151771 A JPS61151771 A JP S61151771A JP 59272989 A JP59272989 A JP 59272989A JP 27298984 A JP27298984 A JP 27298984A JP S61151771 A JPS61151771 A JP S61151771A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はクロックに同期せず変化する入力信号を同期化
する回路方式に関する。
する回路方式に関する。
近年マイクロプロセッサ等論理ＬＳｉの動作速度が向上
し、今や１０数Ｍ Ｈｚまたは数１０ＭＨｚのクロック
周波数で動作するものが出現し、ＬＳｉ内部では信号遅
延時間は１ ｍ ｓ前後に短縮されてきた。一方、ＬＳ
ｉ外部の信号遅延時間は実装技術が進歩したとはいえ数
Ｉｏｎｓのオーダーである。したがって、ＬＳｉの内部
回路においてＬＳｉ外部との信号の送受信を同期して行
うことが難しくなってきた。そのため、ＬＳｉ外部から
の入力信号は非同期信号として扱わざるをえなくなり、
ＬＳｉの信号入力回路として非同期信号同期化回路が必
要となる。
し、今や１０数Ｍ Ｈｚまたは数１０ＭＨｚのクロック
周波数で動作するものが出現し、ＬＳｉ内部では信号遅
延時間は１ ｍ ｓ前後に短縮されてきた。一方、ＬＳ
ｉ外部の信号遅延時間は実装技術が進歩したとはいえ数
Ｉｏｎｓのオーダーである。したがって、ＬＳｉの内部
回路においてＬＳｉ外部との信号の送受信を同期して行
うことが難しくなってきた。そのため、ＬＳｉ外部から
の入力信号は非同期信号として扱わざるをえなくなり、
ＬＳｉの信号入力回路として非同期信号同期化回路が必
要となる。
一般に非同期信号のサンプリングは、クロックφ、と１
８０°位相のずれた反転信号φ□で制御される２段のシ
フトレジスタを用いて行うことができる。しかし、２段
目のフリッププロップの出力はクロックｅｘ のリーデ
ィングエツジで不安定である。そこで、この信号をφ１
より遅れたクロックで再度ラッチすることにより、ツマ
シンサイクル間完全に有効な信号を作ることができる。
８０°位相のずれた反転信号φ□で制御される２段のシ
フトレジスタを用いて行うことができる。しかし、２段
目のフリッププロップの出力はクロックｅｘ のリーデ
ィングエツジで不安定である。そこで、この信号をφ１
より遅れたクロックで再度ラッチすることにより、ツマ
シンサイクル間完全に有効な信号を作ることができる。
従来はＴ１より遅れたクロックとして１８ｏ°位相のず
れたφ１を用いていた。この例として１例えば米国特許
第４３４９８７３号の第１１図に示されるものがある。
れたφ１を用いていた。この例として１例えば米国特許
第４３４９８７３号の第１１図に示されるものがある。
その第１１図に示される回路を第１図に示す。
この回路は３組のラッチ回路１，２．３を直列に接続し
たものであり、ラッチ回路１，３はクロック信号φ１に
より制御され、ラッチ回路２はクロック信号Ｔ１ によ
り制御される。
たものであり、ラッチ回路１，３はクロック信号φ１に
より制御され、ラッチ回路２はクロック信号Ｔ１ によ
り制御される。
クロック信号φ１と￥、とは互いに反転の関係を有する
信号である。したがって、外部信号をサンプリングして
から、ラッチ回路３から同期化信号を得るまでに半クロ
ツク周期を要することになる。
信号である。したがって、外部信号をサンプリングして
から、ラッチ回路３から同期化信号を得るまでに半クロ
ツク周期を要することになる。
本発明の第１の目的はクロック周波数を速くすることな
く、外部信号のサンプリングから内部信号の確定までの
時間を短縮し、高速な非同期信号同期化回路を提供する
ことにある。
く、外部信号のサンプリングから内部信号の確定までの
時間を短縮し、高速な非同期信号同期化回路を提供する
ことにある。
本発明の第２の目的は非同期信号を同期化するとき中間
値（Ｈｉｇｈ又はＬｏｗに確定されない値）を出力して
しまｂないように構成した非同期信号同期化回路を提供
することにある。
値（Ｈｉｇｈ又はＬｏｗに確定されない値）を出力して
しまｂないように構成した非同期信号同期化回路を提供
することにある。
本発明では、上記第１の目的を達するためにクロック４
φ１より１８０°未満位相のずれた新たなりロックφ、
を用い、非同期入力信号をクロックφ１によってラッチ
する第１のラッチ回路と、該第１のラッチ回路の出力信
号をクロックφ２によってラッチする第２のラッチ回路
と、該第２のラッチ回路の出力信号を該クロックφ１の
反転信号によってラッチする第３のラッチ回路と、該第
３のラッチ回路の出力信号を該クロックφ２の反転信号
によってラッチする第４のラッチ回路を設けた。これに
より、クロック周波数を速くすることなく同期化信号を
早く取り出すことができる。
φ１より１８０°未満位相のずれた新たなりロックφ、
を用い、非同期入力信号をクロックφ１によってラッチ
する第１のラッチ回路と、該第１のラッチ回路の出力信
号をクロックφ２によってラッチする第２のラッチ回路
と、該第２のラッチ回路の出力信号を該クロックφ１の
反転信号によってラッチする第３のラッチ回路と、該第
３のラッチ回路の出力信号を該クロックφ２の反転信号
によってラッチする第４のラッチ回路を設けた。これに
より、クロック周波数を速くすることなく同期化信号を
早く取り出すことができる。
又、上記第２の目的を達成するために、本発明ではクロ
ックφ１とφ１のラッチの間にクロックφ２で制御され
るラッチを追加し、クロック７□で内部信号が確定する
までにクロックφ１とφ２の２つのラッチによりフィー
ドバックループを構成して中間値のラッチを防止した。
ックφ１とφ１のラッチの間にクロックφ２で制御され
るラッチを追加し、クロック７□で内部信号が確定する
までにクロックφ１とφ２の２つのラッチによりフィー
ドバックループを構成して中間値のラッチを防止した。
つまり、各フィードバックループで保持する可能性のあ
る中間値は、ループを構成しているゲートの論理しきい
値によって個有の値であり、この値よりずれた信号が入
力されたとき出力信号は必ず論理的“Ｏ”または“１”
にするので、各フィードバックループで保持する可能性
のある中間値を異る値に設定しておくことにより、非同
期信号の中間値をラッチするのを防ぐことができる。
る中間値は、ループを構成しているゲートの論理しきい
値によって個有の値であり、この値よりずれた信号が入
力されたとき出力信号は必ず論理的“Ｏ”または“１”
にするので、各フィードバックループで保持する可能性
のある中間値を異る値に設定しておくことにより、非同
期信号の中間値をラッチするのを防ぐことができる。
以下、本発明の一実施例を図を用いて説明する。
第１図は本発明を適用した非同期信号の同期化回路のブ
ロック図である。フリップフロップ１０２〜１０５は制
御信号人力Ｃがアサートされているとき入力データＤを
出力端子Ｑへ伝え、ネゲートされているときは出力信号
Ｑを保持して出力するラッチ回路である。非同期信号同
期化回路の動作について第３図のタイムチャートを用い
て説明する。ＬＳＩチップの入力端子１０１より入力さ
れた入力信号１１０はタイミングクロックφ□によって
フリッププロップ１０２にラッチされ信号１２０を出力
する。フリッププロップ１０２はクロックφ１がＨｉｇ
ｈの間入力信号１１０を素通しするので、この間の出力
値１２０は入力信号１１０によって変化し不定である。
ロック図である。フリップフロップ１０２〜１０５は制
御信号人力Ｃがアサートされているとき入力データＤを
出力端子Ｑへ伝え、ネゲートされているときは出力信号
Ｑを保持して出力するラッチ回路である。非同期信号同
期化回路の動作について第３図のタイムチャートを用い
て説明する。ＬＳＩチップの入力端子１０１より入力さ
れた入力信号１１０はタイミングクロックφ□によって
フリッププロップ１０２にラッチされ信号１２０を出力
する。フリッププロップ１０２はクロックφ１がＨｉｇ
ｈの間入力信号１１０を素通しするので、この間の出力
値１２０は入力信号１１０によって変化し不定である。
信号１２０はクロックφ、より９０″位相のずれたタイ
ミングクロックφ２によってフリップフロップ１０３に
再度ラッチされ信号１３０を出力する。この信号１３０
をクロックφ１の反転信号によってラッチした出力信号
１４０はタイムチャートに示したようにクロックφ□の
１サイクルの闇値を保持した信号になる。しかし、信号
１４０はクロックφ、のチー ゛リングエツジでは不安
定である。つまり、第２段目、第３段目のフリップフロ
ップ１０３，１０４によってゲート遅延があるため、ク
ロックφ□のテーリングエツジで信号１２０が確定して
も、信号１４０が確定するまでに時間を要するためであ
る。
ミングクロックφ２によってフリップフロップ１０３に
再度ラッチされ信号１３０を出力する。この信号１３０
をクロックφ１の反転信号によってラッチした出力信号
１４０はタイムチャートに示したようにクロックφ□の
１サイクルの闇値を保持した信号になる。しかし、信号
１４０はクロックφ、のチー ゛リングエツジでは不安
定である。つまり、第２段目、第３段目のフリップフロ
ップ１０３，１０４によってゲート遅延があるため、ク
ロックφ□のテーリングエツジで信号１２０が確定して
も、信号１４０が確定するまでに時間を要するためであ
る。
そこで、信号１４０を再度クロックφ２の反転信号でラ
ッチすると、その出力信号１５０はタイムチャートに示
すように、クロックφ２の１サイクルの闇値を保持し、
かつ、クロックφ２のテーリングエツジから有効な値を
出力することができる。
ッチすると、その出力信号１５０はタイムチャートに示
すように、クロックφ２の１サイクルの闇値を保持し、
かつ、クロックφ２のテーリングエツジから有効な値を
出力することができる。
第４図にフリップフロップ１０２〜１０５の一構成例を
示す、論理ゲート２００は制御信号Ｃがアサートのとき
入力信号りの反転信号を出力し、ネゲートのときは出力
はハイインピーダンス状態になる。また、論理ゲート２
１０は逆に制御信号Ｃがネゲートのときフリップフロッ
プの出力信号Ｑの反転信号を出力し、アサートされてい
るとき出力はハイインピーダンス状態になる。上記２種
類の論理ゲート２００，２１０とインバータ２２０を第
４図のように接続すると、制御信号Ｃによって入力デー
タＤをラッチするフリップフロップを構成することがで
きる。
示す、論理ゲート２００は制御信号Ｃがアサートのとき
入力信号りの反転信号を出力し、ネゲートのときは出力
はハイインピーダンス状態になる。また、論理ゲート２
１０は逆に制御信号Ｃがネゲートのときフリップフロッ
プの出力信号Ｑの反転信号を出力し、アサートされてい
るとき出力はハイインピーダンス状態になる。上記２種
類の論理ゲート２００，２１０とインバータ２２０を第
４図のように接続すると、制御信号Ｃによって入力デー
タＤをラッチするフリップフロップを構成することがで
きる。
以上説明したように１本実施例では、クロックφ１のテ
ーリングエツジで非同期信号をサンプリングして、クロ
ックφ２のテーリングエツジで内部信号を有効にするこ
とができる。つまり、非同期信号の同期化をクロックの
サイクルの１７４の時間で行うことができる。ここで、
９０°位相のずれたクロックφ１．φ２は２倍の周波数
の親クロックを２分周することによって容易に生成する
ことができる。
ーリングエツジで非同期信号をサンプリングして、クロ
ックφ２のテーリングエツジで内部信号を有効にするこ
とができる。つまり、非同期信号の同期化をクロックの
サイクルの１７４の時間で行うことができる。ここで、
９０°位相のずれたクロックφ１．φ２は２倍の周波数
の親クロックを２分周することによって容易に生成する
ことができる。
このため、非同期転送バスの応答信号や割込要求信号等
の同期化入力に用いると好適である。
の同期化入力に用いると好適である。
次に、非同期同期化回路が中間値を出力しないようにす
るための構成を述べる。
るための構成を述べる。
第５ｒ！！ｉにフリップフロップのさらに詳細な回路構
成の一例を示す。回路素子３０１，３０２゜３１１．３
１２，３２１はＰチャネルＭＯ３ＦＥＴであり１回路素
子３０３，３０４，３１３，３１４゜３２２はＮチャネ
ルＭＯ５ＦＥＴである。ＭＯＳＦＥＴは３０１゜３０２
．３０３，３０４は第４図の論理ゲート２００を構成し
ており、 ＭＯＳＦＥＴ３１１．３１２゜３１３．３１
４は同様に論理ゲート２１０を構成している。また、Ｍ
ＯＳＦＥＴ３２１ 、３２２はインバータ２２０を構成
している。第５図を用いてフリップフロップの動作を説
明する。先ず制御信号Ｃがアサート（Ｈｉｇｈ）される
と１回路素子３０２゜３０３はＯＮ状態となり論理ゲー
ト２００はインバータと同じ働きをし、入力信号りの反
転信号を出力する。一方論理ゲート２１０は回路素子３
１２゜３１３がＯＦＦ状態となるため出力はハイインピ
ーダンスである。したがって信号ｇ３３０は入力信号り
の反転信号となり、インバータ２２０により再度反転さ
れて出力端子Ｑへ入力信号りを伝える。
成の一例を示す。回路素子３０１，３０２゜３１１．３
１２，３２１はＰチャネルＭＯ３ＦＥＴであり１回路素
子３０３，３０４，３１３，３１４゜３２２はＮチャネ
ルＭＯ５ＦＥＴである。ＭＯＳＦＥＴは３０１゜３０２
．３０３，３０４は第４図の論理ゲート２００を構成し
ており、 ＭＯＳＦＥＴ３１１．３１２゜３１３．３１
４は同様に論理ゲート２１０を構成している。また、Ｍ
ＯＳＦＥＴ３２１ 、３２２はインバータ２２０を構成
している。第５図を用いてフリップフロップの動作を説
明する。先ず制御信号Ｃがアサート（Ｈｉｇｈ）される
と１回路素子３０２゜３０３はＯＮ状態となり論理ゲー
ト２００はインバータと同じ働きをし、入力信号りの反
転信号を出力する。一方論理ゲート２１０は回路素子３
１２゜３１３がＯＦＦ状態となるため出力はハイインピ
ーダンスである。したがって信号ｇ３３０は入力信号り
の反転信号となり、インバータ２２０により再度反転さ
れて出力端子Ｑへ入力信号りを伝える。
次に制御信号Ｃがネゲート（Ｌｏｗ）されると回路素子
３０２，３０３はＯＦＦ状態となり出力はハイインピー
ダンスとなる。一方論理ゲート２１０は回路素子３１２
，３１３がＯＮ状態となりインバータと同じ働きをし、
出力信号Ｑの反転信号を出力する。したがって信号線３
３０は出力信号Ｑの反転信号となり、インバータ２２０
により再度反転され、出力信号Ｑが出力され、値が保持
される。
３０２，３０３はＯＦＦ状態となり出力はハイインピー
ダンスとなる。一方論理ゲート２１０は回路素子３１２
，３１３がＯＮ状態となりインバータと同じ働きをし、
出力信号Ｑの反転信号を出力する。したがって信号線３
３０は出力信号Ｑの反転信号となり、インバータ２２０
により再度反転され、出力信号Ｑが出力され、値が保持
される。
このフリップフロップにおいて、論理ゲート２１０のＰ
ＭＯ５ＦＥＴ３１１のゲート幅を通常の場合より大きく
すると、論理ゲート２１０の論理しきい値が高くなる。
ＭＯ５ＦＥＴ３１１のゲート幅を通常の場合より大きく
すると、論理ゲート２１０の論理しきい値が高くなる。
したがって、制御信号Ｃがネゲートされて論理ゲート２
１０とインバータ２２０によって構成されるフィードバ
ックループに中間値がラッチされる場合、論理ゲート２
１０の入力である出力信号Ｑの値は、 ＰＭＯ５ＦＥＴ
３１１のゲート幅を通常としたときよりも高い値で安定
する。
１０とインバータ２２０によって構成されるフィードバ
ックループに中間値がラッチされる場合、論理ゲート２
１０の入力である出力信号Ｑの値は、 ＰＭＯ５ＦＥＴ
３１１のゲート幅を通常としたときよりも高い値で安定
する。
つまり、制御信号Ｃがアサートされているときに、通常
より高目の値が入力信号りに与えられたとき、このフリ
ップフロップは中間値をラッチし、その出力信号Ｑは通
常より高い値となる。また逆に、論理ゲート２１０のＮ
０５ＦＥＴ ３１４のゲート幅を大きくすると、論理ゲ
ート２１０の論理しきい値が低くなる。したがってフィ
ードバックループに中間値がラッチされるとき、出力信
号Ｑの値は低い値となる。つまり、制御信号Ｃがアサー
トされているときに通常より低目の値が入力されたとき
イＡ に、このフリップフロップは中間量をラッチし、その出
力信号Ｑは通常より低い値となる。
より高目の値が入力信号りに与えられたとき、このフリ
ップフロップは中間値をラッチし、その出力信号Ｑは通
常より高い値となる。また逆に、論理ゲート２１０のＮ
０５ＦＥＴ ３１４のゲート幅を大きくすると、論理ゲ
ート２１０の論理しきい値が低くなる。したがってフィ
ードバックループに中間値がラッチされるとき、出力信
号Ｑの値は低い値となる。つまり、制御信号Ｃがアサー
トされているときに通常より低目の値が入力されたとき
イＡ に、このフリップフロップは中間量をラッチし、その出
力信号Ｑは通常より低い値となる。
またフリップフロップは中間値以外の値がラッチされた
場合、論理ゲート２１０とインバータ２２０によって構
成されるフィードバックループによって、出力信号Ｑは
完全にＨｉｇｈまたはＬｏｗに振幅させられる。
場合、論理ゲート２１０とインバータ２２０によって構
成されるフィードバックループによって、出力信号Ｑは
完全にＨｉｇｈまたはＬｏｗに振幅させられる。
第２図の非同期信号同期化回路において、入力信号１１
０をラッチする１段目のラッチ１０２として、ＰＭＯ３
ＦＥＴ３１１のゲート幅を大きくしたフリップフロップ
を用い、その出力信号１２０をラッチする２段目のラッ
チ１０３として、Ｎ ＭＯ３ＦＩＩ！Ｔ３１４のゲート
幅を大きくしたフリップフロップを用いると中間値を必
ずＨｉｇｈまたはＬｏｗに振幅することができる。つま
り、１段目のラッチ１０２が中間値をラッチしたとして
も、そのときの出力信号１２０は通常のフリップフロッ
プによって生じる中間値より高目の値となり、低目の値
が入力されたときにだけ中間値をラッチする可能性があ
り、その他のときは出力信号を確定する２段目のフリッ
プフロップ１０３によって完全にＨｉｇｈに確定するこ
とができる。一方、２段目のラッチ１０３に中間値がラ
ッチされるのは、その入力信号１２０として低目の中間
値が入力される場合であるが、信号１２０を出力してい
る１段目のフリップフロップ１０２では中間値は高目の
値となり、その他の値の場合は、フィードバックループ
によって完全にＨｉｇｈまたはＬｏｗに確定されるため
、信号１２０として低目の中間値が出力されることはな
い。
０をラッチする１段目のラッチ１０２として、ＰＭＯ３
ＦＥＴ３１１のゲート幅を大きくしたフリップフロップ
を用い、その出力信号１２０をラッチする２段目のラッ
チ１０３として、Ｎ ＭＯ３ＦＩＩ！Ｔ３１４のゲート
幅を大きくしたフリップフロップを用いると中間値を必
ずＨｉｇｈまたはＬｏｗに振幅することができる。つま
り、１段目のラッチ１０２が中間値をラッチしたとして
も、そのときの出力信号１２０は通常のフリップフロッ
プによって生じる中間値より高目の値となり、低目の値
が入力されたときにだけ中間値をラッチする可能性があ
り、その他のときは出力信号を確定する２段目のフリッ
プフロップ１０３によって完全にＨｉｇｈに確定するこ
とができる。一方、２段目のラッチ１０３に中間値がラ
ッチされるのは、その入力信号１２０として低目の中間
値が入力される場合であるが、信号１２０を出力してい
る１段目のフリップフロップ１０２では中間値は高目の
値となり、その他の値の場合は、フィードバックループ
によって完全にＨｉｇｈまたはＬｏｗに確定されるため
、信号１２０として低目の中間値が出力されることはな
い。
したがって、１段目のフリップフロップ１０２が中間値
をラッチしたとき出力する値と、２段目のフリップフロ
ップ１０３が中間値をラッチするときの入力の値が異な
るように、各ブリップフロップを構成するゲートの論理
しきい値を制御することによって、１段目及び２段目の
フリップフロップ１０２，１０３がフィードバック状態
になるとその出力信号１３０は完全にＨｉｇｈまたはＬ
ｏｗの値に確定することができる。第２図の出力信号１
５０はクロックφ２がネゲートされたときに信号１４０
を出力へ伝える。つまり、１段目及び２段目のラッチ１
０２，１０３がフィードバック状態になってから出力信
号１５０が出力されるため、出力信号１５０は完全にＨ
ｉｇｈまたはＬｏｗに確定した値を出力することができ
る６ 以上の説明では、フリップフロップがラッチする可能性
のある中間値を制御するために、論理ゲート２１０のＮ
０５ＦＥＴのサイズを変更したが、この他、論理ゲート
２００やインバータ２２０のＭＯＳＦＥＴのサイズを変
更しても良い。
をラッチしたとき出力する値と、２段目のフリップフロ
ップ１０３が中間値をラッチするときの入力の値が異な
るように、各ブリップフロップを構成するゲートの論理
しきい値を制御することによって、１段目及び２段目の
フリップフロップ１０２，１０３がフィードバック状態
になるとその出力信号１３０は完全にＨｉｇｈまたはＬ
ｏｗの値に確定することができる。第２図の出力信号１
５０はクロックφ２がネゲートされたときに信号１４０
を出力へ伝える。つまり、１段目及び２段目のラッチ１
０２，１０３がフィードバック状態になってから出力信
号１５０が出力されるため、出力信号１５０は完全にＨ
ｉｇｈまたはＬｏｗに確定した値を出力することができ
る６ 以上の説明では、フリップフロップがラッチする可能性
のある中間値を制御するために、論理ゲート２１０のＮ
０５ＦＥＴのサイズを変更したが、この他、論理ゲート
２００やインバータ２２０のＭＯＳＦＥＴのサイズを変
更しても良い。
本発明によれば、サンプリング用の内部クロックの周波
数を速くすることなく、非同期信号のサンプリングから
同期化信号の確定までの時間を短縮することができる効
果がある。
数を速くすることなく、非同期信号のサンプリングから
同期化信号の確定までの時間を短縮することができる効
果がある。
また、１段目のラッチと２段目のラッチをフィードバッ
ク型にして、かつ、ラッチする可能性のイｌ ある中間値を異なる鵜に制御することにより、非同期信
号の同期化信号として完全にＨｉｇｈまたはＬｏｗに確
定した信号を取出すことができる効果がある。
ク型にして、かつ、ラッチする可能性のイｌ ある中間値を異なる鵜に制御することにより、非同期信
号の同期化信号として完全にＨｉｇｈまたはＬｏｗに確
定した信号を取出すことができる効果がある。
第１図は従来例を示す図、第２図は本発明の一実施例で
ある非同期信号同期化回路のブロック図。 第３図は第２図の非同期信号同期化回路の動作タイムチ
ャート、第４図は第２図の回路に用いるフリップフロッ
プの論理図、第５図は第４図のフリップフロップ詳細回
路図である。 １０１・・・入力端子、１１０・・・非同期入力信号、
１５０・・・同期化出力信号、２００，２１０・・・ク
ロックドインバータ、２２０・・・インバータ、３０１
゜３０２．３１１，３１２，３２１・・・ＰチャネルＭ
Ｏ３ＦＥＴ、’３０３． ３０４． ３１３． ３１４
． ３２２・・・ＮチャネルＭＯ５ＦＥＴ。 茅４ 図 第５ 図
ある非同期信号同期化回路のブロック図。 第３図は第２図の非同期信号同期化回路の動作タイムチ
ャート、第４図は第２図の回路に用いるフリップフロッ
プの論理図、第５図は第４図のフリップフロップ詳細回
路図である。 １０１・・・入力端子、１１０・・・非同期入力信号、
１５０・・・同期化出力信号、２００，２１０・・・ク
ロックドインバータ、２２０・・・インバータ、３０１
゜３０２．３１１，３１２，３２１・・・ＰチャネルＭ
Ｏ３ＦＥＴ、’３０３． ３０４． ３１３． ３１４
． ３２２・・・ＮチャネルＭＯ５ＦＥＴ。 茅４ 図 第５ 図
Claims (1)
- 【特許請求の範囲】 １、非同期信号を第１のクロックにより記憶する第１の
ラッチ回路と、 該第１のラッチ回路の出力信号を第２のクロックにより
記憶する第２のラッチ回路と、 該第２のラッチ回路の出力信号を該第１のクロックの反
転クロックにより記憶する第３のラッチ回路と、 該第３のラッチ回路の出力信号を該第２のクロックの反
転クロックにより記憶する第４のラッチ回路とを有し、 該第２のクロックは該第１のクロックと該第１のクロッ
クの反転クロックの間のタイミングのクロックである非
同期信号同期化回路。 ２、第１項の非同期信号同期化回路において、該第１の
ラッチ回路と該第２のラッチ回路は、夫々制御信号がネ
ゲートされているとき内部で出力信号をフィードバック
させ保持するラッチ回路であり、該第１のラッチ回路が
中間値をラッチした時の出力信号の値と、該第２のラッ
チ回路が中間値をラッチする場合の入力信号の値が異る
ように、該第１、第２のラッチ回路を構成する論理ゲー
トの論理しきい値をシフトさせた非同期信号同期化回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272989A JPH0731656B2 (ja) | 1984-12-26 | 1984-12-26 | 非同期信号同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272989A JPH0731656B2 (ja) | 1984-12-26 | 1984-12-26 | 非同期信号同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61151771A true JPS61151771A (ja) | 1986-07-10 |
| JPH0731656B2 JPH0731656B2 (ja) | 1995-04-10 |
Family
ID=17521595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272989A Expired - Lifetime JPH0731656B2 (ja) | 1984-12-26 | 1984-12-26 | 非同期信号同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731656B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149521A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | クリアパルス発生方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223131U (ja) * | 1975-08-06 | 1977-02-18 | ||
| JPS5361930A (en) * | 1976-11-16 | 1978-06-02 | Fujitsu Ltd | Synchronization system for non-synchronous signal |
| JPS582934A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | デ−タ転送方式 |
-
1984
- 1984-12-26 JP JP59272989A patent/JPH0731656B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223131U (ja) * | 1975-08-06 | 1977-02-18 | ||
| JPS5361930A (en) * | 1976-11-16 | 1978-06-02 | Fujitsu Ltd | Synchronization system for non-synchronous signal |
| JPS582934A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | デ−タ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149521A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | クリアパルス発生方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731656B2 (ja) | 1995-04-10 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |