JPH04221491A - セルｆｉｆｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＡＴＭ（Ａｓｙ
ｎｃｈｒｏｎｏｕｓ　　Ｔｒａｎｓｆｅｒ　　Ｍｏｄｅ
）交換機における速度変換用バッファのように高速かつ
大容量のＦＩＦＯ（ファースト・イン・ファースト・ア
ウト）を必要とし、データの書き込み及び読み出しがセ
ルとよばれるひとかたまりの固定長単位のデータを単位
として行われる場合のＦＩＦＯ用バッファとしてのＦＩ
ＦＯ回路に関するものである。この他に、一般の情報処
理機器のように高速かつ大容量のＦＩＦＯが必要なもの
にも本発明は応用できる。

【０００２】

【従来の技術】従来技術としては、例えば、特開昭６３
−２７１６０１号「パケット通信装置」の明細書の添付
図面に開示されているように、メモリブロック部分にい
わゆる２ポートＲＡＭ（デュアルポートＲＡＭとも呼ば
れる）を使用するとした発明があるが、２ポートＲＡＭ
は通常の１ポートＲＡＭに比べ大規模のものが生産され
ていなく、２ポートＲＡＭを使用した大規模のＦＩＦＯ
を構成することは現状では困難である。

【０００３】このため、ＡＴＭ交換機におけるバッファ
としては必ずしも充分な容量が得られるとは言えない。 特に最近のＣＣＩＴＴ（国際電信電話諮問委員会）にお
ける標準化動向に見られるように、同一の伝送路に互い
に帯域を共用しない複数のバーチャルパス（論理的な仮
想伝送路）が存在するといった仕様を実現しようとする
と、一つの伝送路に対応するバッファ内に前記複数のバ
ーチャルパスに対応したＦＩＦＯが必要となり、このよ
うな場合に２ポートＲＡＭを用いていたのでは装置の外
形寸法が巨大なものとなり実用的でないと言う問題があ
った。

【０００４】

【発明が解決しようとする課題】すでに述べたように、
ＡＴＭ交換機における速度変換バッファのような高速か
つ大容量のＦＩＦＯが多数必要な場合には、従来の２ポ
ートＲＡＭでは１ポートＲＡＭに比べて大規模なものが
生産されていないために、前記２ポートＲＡＭを使用し
て大規模なＦＩＦＯを構成することが困難であり、また
全体を非同期ＦＩＦＯで構成しようとしたとき、このよ
うなＲＡＭを用いていたのでは装置の外形寸法が巨大な
ものとなり実用的でないと言う問題点を、複数のバーチ
ャルパスを一括して制御可能とするＦＩＦＯコントロー
ラを用いることにより解消し、前記高速かつ大容量なＦ
ＩＦＯが多数必要な場合でも装置を高速でしかも小型に
作ることができるようすることを、本発明は解決すべき
課題とする。

【０００５】

【課題を解決するための手段】本発明の上記課題の解決
は、第１より第ＮまでのＮ個（但し、Ｎは任意の整数）
のメモリバンクと、１個のタイミング制御回路と、１個
の書き込みアドレス変換回路と、１個の読み出しアドレ
ス変換回路と、で構成され、１セル単位でデータの書き
込み及び読み出しができるメモリブロックを設け、該メ
モリブロックに対し書き込みアドレス、書き込み開始信
号、読み出しアドレス、及び読み出し開始信号の制御用
信号を与えるＦＩＦＯコントローラ回路を備えることで
達成される。メモリバンクは通常の１ポートＲＡＭを用
い、タイミング制御回路の制御によって、書き込み、読
み出しを切り換えられるようになっている。

【０００６】

【作用】本発明にかかる第１のセルＦＩＦＯ回路は、請
求項１に記載したセルＦＩＦＯ回路であるが、ＦＩＦＯ
コントローラからの書き込み開始信号を受けると、メモ
リブロックは書き込みアドレスに１セル分のデータを書
き込む。このとき該書き込み開始信号によって書き込み
を開始されるセルの先頭ワードを、前回書き込みを行っ
たセルの最終ワードが書き込まれたメモリバンクの次の
メモリバンクに書き込み、以下順次、各ワードを一つ前
のワードが書き込まれたメモリバンクの次のメモリバン
クに書き込む。ただし、一つ前のワードが書き込まれた
メモリバンクが最終の第Ｎメモリバンクの場合は第１メ
モリバンクを次のメモリバンクとする。

【０００７】そして、該ＦＩＦＯコントローラからの読
み出し開始信号を受けると読み出しアドレスから１セル
分のデータを出力する。この時、セルの先頭ワードを前
回読み出しを行ったセルの最終ワードのメモリバンクの
次のメモリバンクから読み出し、以下順次各ワードを前
のワードが読み出された次のメモリバンクより読み出し
を行う。ただし、前のワードの読み出しが行われたメモ
リバンクが最終の第Ｎメモリバンクのときは、第１メモ
リバンクを次のメモリバンクとして読み出しを行う。以
上の書き込み及び読み出し動作により、任意のワード数
のセルを取り扱うことができる。

【０００８】また、ＦＩＦＯコントローラはセル到着時
に、すでに待ち合わせ中のセル数があらかじめ設定され
た制限数に達しない場合には、メモリブロックに対し書
き込みアドレスとして未使用のアドレスを与えるととも
に、書き込み開始信号を与える。逆に該制限数に達して
いる場合には、書き込み開始信号を与えないようになっ
ている。また、ある一定の周期をもって、メモリブロッ
ク中の待ち合わせ中のセル数が１以上の場合にはメモリ
ブロックに対し、読み出しアドレスとして次に出力すべ
き待ち合わせ中のセルを収容しているアドレスを与える
とともに、読み出し開始信号を与え、待ち合わせ中のセ
ル数が０の場合には読み出し開始信号を与えないように
なっている。

【０００９】ここで図３に示すタイミング図（メモリバ
ンク数が４個の例）において、各ワードの書き込み、読
み出しについて、１ワード毎にメモリバンクがずれてい
くことにより、書き込みと読み出しのメモリバンクが重
ならずに順次書き込み、読み出しが行われる。また、メ
モリバンク数がＮ個になることにより、Ｎメモリバンク
での１ワードの書き込みと読み出し時間がＮ／２倍に延
びることにより、各バンクに書き込まれるデータ、読み
出されるデータの時間制限が緩和される。これにより入
ハイウェイ、出ハイウェイでの速度は市販のＲＡＭアク
セス速度のＮ／２倍の速度にすることができる。以上の
ような作用によって、本発明にかかる第１のセルＦＩＦ
Ｏ回路は小型ながら大容量かつ高速のＦＩＦＯが実現す
る。

【００１０】本発明にかかる第２のセルＦＩＦＯ回路は
、本発明にかかる前記第１のセルＦＩＦＯ回路に小規模
の非同期ＦＩＦＯを追加し、ＦＩＦＯコントローラに対
して該小規模の非同期ＦＩＦＯは該小規模の非同期ＦＩ
ＦＯ中のセル数が一定数以下の場合に受け入れ可能信号
を与え、一定数を越える場合は受け入れ可能信号を与え
ないようになっている。

【００１１】また、ＦＩＦＯコントローラはある一定周
期をもって行われるメモリブロックからのデータの読み
出し動作において、待ち合わせ中のセル数が１以上であ
り、かつ該小規模非同期ＦＩＦＯからの受け入れ可能信
号を与えられている場合にはメモリブロックに読み出し
開始信号をあたえると同時に該小規模非同期ＦＩＦＯに
書き込み許可信号を与える。

【００１２】また、待ち合わせ中のセル数が０であるか
、または該小規模非同期ＦＩＦＯから受け入れ可能信号
が与えられていない場合には、メモリブロックへの読み
出し開始信号も、該小規模非同期ＦＩＦＯへの書き込み
許可信号も与えないようになっている。これは、小規模
非同期ＦＩＦＯへの書込動作が行われるとセルの廃棄が
起こるためである。

【００１３】メモリバンクにおけるセル書き込み動作は
前記第１のセルＦＩＦＯ回路と同一である。また、ＦＩ
ＦＯコントローラが読み出し開始信号を与えた場合にお
いては、メモリバンクからのセル読み出し動作も前記第
１のセルＦＩＦＯ回路と同一である。メモリバンクより
読み出されたセルは小規模非同期ＦＩＦＯに一端蓄えら
れてから、入ハイウェイのクロックとは非同期の出ハイ
ウェイのクロックにより出ハイウェイへ出力される。

【００１４】このように本発明にかかる第２のセルＦＩ
ＦＯ回路では、セル蓄積容量の大部分は、書き込み、読
み出しが同期クロックで動作するメモリバンクより実現
しているが、小規模非同期ＦＩＦＯの作用により書き込
みクロックと読み出しクロックを非同期にできる。以上
のような作用によって、本発明にかかる第２のセルＦＩ
ＦＯ回路は小型ながら大容量かつ高速のＦＩＦＯが大型
の割に容量が大きくない非同期ＦＩＦＯのみで構成され
たＦＩＦＯ回路と同様な非同期入出力条件で実現する。

【００１５】本発明にかかる第３のセルＦＩＦＯ回路は
、メモリバンクへのセル書き込み動作は前記第１のセル
ＦＩＦＯ回路と同一だが、この時のセル書き込み位置が
ＦＩＦＯコントローラ内に記憶され、メモリバンクより
セルを読み出す時には、該ＦＩＦＯコントローラが書き
込み時に記憶したセルの位置に基づいて指示するメモリ
バンクより読み出しが行われ、以下順次タイミング制御
回路の作用によって各ワードを前のワードが読み出され
た次のメモリバンクより読み出しが行われる。

【００１６】この時、前のワードが読み出されたメモリ
バンクが最終の第Ｎメモリバンクのときは第１メモリバ
ンクを次のワードのメモリバンクとして読み出しが行わ
れる。なお、本発明にかかる第３のセルＦＩＦＯ回路で
は、読みだしが書き込み動作とは非同期で行われるため
、書き込みと読み出しが同一メモリバンク上で重複する
場合があり、この場合は書き込みが優先され、読み出し
は一時制止されることになる。しかもここで、ＦＩＦＯ
コントローラとして、例えば図５のような構造の複数の
バーチャルパスに対応した複数のセルの待ち行列を管理
することができるようなＦＩＦＯコントローラを使用す
ることにより、バーチャルパス毎に複数のセルＦＩＦＯ
回路を設けたのと同じ機能として使用できる。

【００１７】本発明にかかる第４のセルＦＩＦＯ回路は
、前記第３のセルＦＩＦＯ回路に前記第１のセルＦＩＦ
Ｏ回路に対する前記第２のセルＦＩＦＯ回路と同様に、
小規模非同期ＦＩＦＯを追加したものである。メモリバ
ンクにおけるセル書き込み動作は前記第３のセルＦＩＦ
Ｏ回路と同一である。また、ＦＩＦＯコントローラが読
みだし開始信号を与えた場合においてもメモリバンクか
らのセル読みだし動作は前記第３のセルＦＩＦＯ回路と
同一である。

【００１８】メモリバンクより読み出されたセルは、小
規模非同期ＦＩＦＯに一旦、入力されてから、入ハイウ
ェイのクロックとは非同期の出ハイウェイのクロックに
より出ハイウェイへ出力される。前記第３のセルＦＩＦ
Ｏ回路では、書き込みと読み出しが同一メモリバンク上
で重複した場合は書き込みが優先され、読み出しは一時
制止されることになっているが、小規模非同期ＦＩＦＯ
が追加されているので読みだしの制止によって、セル長
に満たない半端な数の間隔が出ハイウェイ上で空くこと
はない。

【００１９】ただし、例外として、書き込みクロックと
読みだしクロックの速度差が極めて小さい場合は、書き
込みが行われていて、読みだしが制止されている時は小
規模非同期ＦＩＦＯ中のセルがすべて出力される可能性
がある。しかし、もともと本発明は書き込みクロックと
読みだしクロックの速度差が大きい場合にセルの廃棄を
抑制するために使用するものである。従って実用上はこ
のような現象は起こらないとみなすことができる。

【００２０】以上のような作用により、非同期で、しか
もバーチャルパス毎に複数の非同期セルＦＩＦＯ回路を
用いたのと同じ機能として使用することができ、小規模
非同期ＦＩＦＯの作用により、書き込みクロックと読み
出しクロックを非同期で動作させることができ、メモリ
ブロックでセルの読み出しが片寄っても出ハイウェイで
のセルの間隔は一定にすることができる。

【００２１】

【実施例】以下本発明の実施例を図面にもとづいて詳細
に説明する。図１は、本発明の第１の実施例であるセル
ＦＩＦＯ回路の構成図である。図１において、アドレス
は書き込み及び読み出しのアドレスをＦＩＦＯコントロ
ーラ１からメモリブロック２に対し指定するアドレス指
定信号であり、ＩＣＳはＦＩＦＯコントローラ１からメ
モリブロック２へ送られる書き込み開始信号であり、Ｉ
ＣＳＳは到着セルの先頭指示信号で、ＩＣＫは入ハイウ
ェイのワードクロックでありＩＦＯコントローラ１及び
メモリブロック２に供給され、ＯＣＳＳはＦＩＦＯコン
トローラ１からメモリブロック２に送られる読み出し開
始信号である。

【００２２】メモリブロック２は、図４に示されている
ように、タイミング制御回路ＴＢ、メモリバンク（ＢＡ
ＮＫ）０からメモリバンク（ＢＡＮＫ）３までの４メモ
リバンク、データの入り側レジスタ０から３（ＤＩＦＦ
０から３）、データの出側レジスタ０から３（ＤＯＦＦ
０から３）、書き込みレジスタ０から３（ＤＷＡＦＦ０
から３）、読み出しレジスタ０から３（ＤＲＡＦＦ０か
ら３）、書き込みアドレス変換回路（ＷＡＣＮＶ）、読
み出しアドレス変換回路（ＲＡＣＮＶ）より構成されて
おり、タイミング制御回路ＴＢは、各レジスタに対して
タイミングパルスを送出し、各レジスタはこのタイミン
グに基づきセルデータの書き込み、読み出しを行う。

【００２３】また、メモリバンク（ＢＡＮＫ）はセルデ
ータの格納用であり、書き込み時はデータの入り側レジ
スタ（ＤＩＦＦ）よりデータが書き込まれるが、この時
書き込みアドレス変換回路（ＷＡＣＮＶ）から出力され
たメモリバンク（ＢＡＮＫ）の内部アドレスが書き込み
レジスタ（ＤＷＡＦＦ）に保持されている状態において
、この内部アドレスを用いてタイミング制御回路ＴＢか
らの書き込みパルスの出力がメモリバンク（ＢＡＮＫ）
のアドレス入力に供給され、次にタイミング制御回路Ｔ
Ｂからメモリバンク（ＢＡＮＫ）への書き込みパルスが
出力され、セルデータの入り側レジスタ（ＤＩＦＦ）が
保持するセルの１ワード分のデータがメモリバンク（Ｂ
ＡＮＫ）に対して書き込まれる。

【００２４】書き込みアドレス変換回路（ＷＡＣＮＶ）
では、ＦＩＦＯコントローラからの「何セル目」と言う
アドレス指定値と、ＩＣＳ及びＩＣＫを用い、しかるべ
き（例えば図３に示すような）タイミングにより各メモ
リバンク（ＢＡＮＫ）毎の内部アドレス値を発生する。 読み出し時はセルデータの出側レジスタ（ＤＯＦＦ）を
介してセルデータが読み出されるが、この時読み出しア
ドレス変換回路（ＲＡＣＮＶ）から出力されたアドレス
が読み出しアドレスレジスタ（ＤＲＡＦＦ）に入力され
、次にこの内部アドレス値を用いてタイミング制御回路
ＴＢからの読み出しパルスによりデータの出側レジスタ
（ＤＯＦＦ）へメモリバンク（ＢＡＮＫ）より読み出し
が行われることになる。

【００２５】読み出しアドレス変換回路（ＲＡＣＮＶ）
では、ＦＩＦＯコントローラからの「何セル目」と言う
アドレス指定値と、ＯＣＳＳ及びＩＣＫを用い、しかる
べきタイミングにより書各メモリバンク（ＢＡＮＫ）毎
の内部アドレス値を発生する。

【００２６】このときのメモリバンク（ＢＡＮＫ）内の
タイミングは図３に示すとおり、各ワードが順次各メモ
リバンク（ＢＡＮＫ）にずれて書き込まれ、書き込みと
読み出しが交互に行われるので、書き込みと読み出しが
同一メモリバンク（ＢＡＮＫ）上で重複することはなく
、しかもこの実施例のようにメモリバンク数が４だと、
１メモリバンクのときと比べてメモリブロック全体とし
ての書き込みと読み出し時間が２倍（Ｎ／２倍）になる
ことにより、１ＲＡＭ当たりの書き込み、読み出しの時
間制限が緩和されることになる。従って本発明のセルＦ
ＩＦＯは速度も市販のＲＡＭのアクセス速度の２倍（Ｎ
／２）の速度にすることができ、入ハイウェイ、出ハイ
ウェイの速度も２倍になる。

【００２７】ＦＩＦＯコントローラは、メモリブロック
内の待ち合わせ中のセル数があらかじめ設定された制限
数に達していない場合、メモリブロックに対して書き込
みアドレスとして未使用のアドレスと書き込み開始信号
を与える。しかし、メモリブロック内の待ち合わせ中の
セル数があらかじめ設定された制限数に達している場合
は、書き込みアドレスも書き込み開始信号も与えない。 この時、書き込み行われるとセルのデータが、まだ読み
出しが行われていないデータに上書きされて消えてしま
うのを防ぐためである。

【００２８】また読み出しは、ある一定の周期により、
メモリブロック内の待ち合わせ中のセル数が１以上の場
合はメモリブロックに対し読み出しアドレスと読み出し
開始信号を与えるが、メモリブロック内の待ち合わせ中
のセル数が０の場合は読み出しアドレスも読み出し開始
信号も与えない。

【００２９】図２は、本発明の第２の実施例であるセル
ＦＩＦＯ回路の構成図である。図２において、アドレス
は書き込み及び読み出しのアドレスをＦＩＦＯコントロ
ーラ１からメモリブロック２に対し指定する信号であり
、ＩＣＳはＦＩＦＯコントローラ１からメモリブロック
２へ送られる書き込み開始信号であり、ＩＣＳＳは到着
セルの先頭指示信号であり、ＩＣＫは入ハイウェイのワ
ードクロックであって、ＦＩＦＯコントローラ１及びメ
モリブロック２に供給され、ＯＣＳＳはＦＩＦＯコント
ローラ１からメモリブロック２に送られる読み出し開始
信号である。

【００３０】また、小規模非同期ＦＩＦＯ３において、
ＮＯＴＦＵＬ端子は該小規模非同期ＦＩＦＯ３中のデー
タがすでに設定されている値に達していないことをあら
わす受け入れ可能信号でＦＩＦＯコントローラ１の読み
出しを許可するＲＥＮ端子入力につながっており、ＷＥ
Ｎ端子はＦＩＦＯコントローラ１のＪＫ＞０端子より送
信したメモリブロック２中にセルが１以上待ち合わせて
いることをあらわす書き込み許可信号を受信し、ＬＤＣ
Ｋ端子は入ハイウェイのクロックであるＩＣＫを受けて
いる。

【００３１】また、本第２の実施例において構成及び書
き込み動作は前記第１の実施例と同一であり、読み出し
動作についてはＦＩＦＯコントローラ１に小規模非同期
ＦＩＦＯ３からの受け入れ可能信号が送信されていない
場合を除き、前記第１の実施例と同一動作である。

【００３２】メモリブロック２の出力は小規模非同期Ｆ
ＩＦＯ３の入力になっており、この小規模非同期ＦＩＦ
Ｏ３はＦＩＦＯコントローラ１に対し受け入れ可能信号
を出し、逆にＦＩＦＯコントローラ１は小規模非同期Ｆ
ＩＦＯ３に対し書き込み許可信号を出すことができるよ
うになっている。該小規模非同期ＦＩＦＯ３から出され
る受け入れ可能信号は、該小規模非同期ＦＩＦＯ３中の
セル数が一定数以下の場合にＦＩＦＯコントローラ１に
対し空け入れ可能信号を出し、一定数を超える場合は受
け入れ可能信号を与えないようになっている。

【００３３】このときのメモリバンク２内のタイミング
は、図３に示すとおり、各ワードが順次各メモリバンク
にずれて書き込まれ、書き込みと読み出しが交互に行わ
れるので、書き込みと読み出しが同一メモリバンク上で
重複することはなく、しかもこの実施例のようにメモリ
バンク数が４だと１メモリバンクのときと比べてメモリ
ブロック全体の書き込みと読み出し時間が２倍（Ｎ／２
倍）になることにより、１ＲＡＭ当たりの書き込み、読
み出しの時間制限が緩和されることになる。従って本発
明にかかるセルＦＩＦＯ回路は、速度も市販のＲＡＭの
アクセス速度の２倍（Ｎ／２）の速度にすることができ
、入ハイウェイ、出ハイウェイの速度も２倍となる。

【００３４】ＦＩＦＯコントローラ１は、メモリブロッ
ク２内の待ち合わせ中のセル数が１以上であり、かつ小
規模非同期ＦＩＦＯ３からの受け入れ可能信号がある場
合に、メモリブロック２に対し読み出し開始信号を与え
るとともに、該小規模非同期ＦＩＦＯ３に対し書き込み
許可信号を与え、待ち合わせセル数が０であるか、また
は該小規模非同期ＦＩＦＯ３から受け入れ可能信号が与
えられていない場合は、メモリブロック２に対しての読
み出し開始信号も小規模非同期ＦＩＦＯ３に対しての書
き込み許可信号も与えないようになっている。これは、
小規模非同期ＦＩＦＯへの書込動作が行われるとセルの
廃棄が起こるためである。

【００３５】以上の作用によりあたかも非同期セルＦＩ
ＦＯ回路で全体を構成したものと同様に、書き込みのク
ロックと読み出しのクロックが非同期で動作するように
なっている。

【００３６】本発明の第３の実施例は、図１において、
アドレスは書き込み及び読み出しのアドレスをＦＩＦＯ
コントローラ１からメモリブロック２に対し指定するも
のであり、ＩＣＳはＦＩＦＯコントローラ１からメモリ
ブロック２へ送られる書き込み開始信号であり、ＩＣＳ
Ｓは到着セルの先頭指示信号で、ＩＣＫは入ハイウエイ
をＦＩＦＯコントローラ１からメモリブロック２に供給
する信号であり、ＯＣＳＳはＦＩＦＯコントローラ１か
らメモリブロック２に送られる読み出し開始信号である
。

【００３７】メモリブロック２の構成とメモリバンクへ
の書き込み動作は、前記第１の実施例と同一である。メ
モリバンクからの読み出し動作については、書き込みが
順次各メモリバンクに書き込まれ、読み出しはＦＩＦＯ
コントローラ１の制御によりランダムにアドレスが指定
されて読み出しが行われるため、書き込みと読み出しが
同一メモリバンク上で重複する場合があり、このときは
書き込みを優先し読み出しは一時制止されることになる
。

【００３８】ＦＩＦＯコントローラ１は、メモリブロッ
ク２内の待ち合わせ中のセル数があらかじめ設定された
制限数に達していない場合、メモリブロック２に対して
書き込みアドレスとして未使用のアドレスと書き込み開
始信号をあたえる。しかし、メモリブロック２内の待ち
合わせ中のセル数があらかじめ設定された制限数に達し
ている場合は、書き込みアドレスも書き込み開始信号も
与えない。

【００３９】また読み出しは、ＦＩＦＯコントローラ１
が次に読み出すセルの先頭ワードが書き込まれているメ
モリバンクをメモリバンク内のタイミング制御回路ＴＢ
に設定し、該ＦＩＦＯコントローラ１が指示するメモリ
バンクより順次読み出すようになっており、ある一定の
周期により、メモリブロック内の待ち合わせ中のセル数
が１以上の場合はメモリブロック２に対し読み出しアド
レスと読み出し開始信号を与えるが、メモリブロック２
内の待ち合わせ中のセル数が０の場合は読み出しアドレ
スも読みだし開始信号も与えない。

【００４０】しかもここで、ＦＩＦＯコントローラ１と
して例えば図５のような構造の、ＦＩＦＯ１個分の読み
出しアドレス表５から競合制御回路６に送出可能信号（
ＲＥＱ）を出し、競合制御回路６から送出される読み出
し開始信号（ＯＣＳＳ）をＦＩＦＯ１個分の読み出しア
ドレス表５に与え、セレクタ回路７により次に読み出す
ＦＩＦＯ１個分のアドレスをメモリブロックへ送出する
ような、複数のバーチャルパスに対応した複数のセルの
待ち行列を管理するＦＩＦＯコントローラ１を使用する
ことにより、バーチャルパス毎に複数のセルＦＩＦＯ回
路を設けたのと同じ機能として使用できる。

【００４１】本発明の第４の実施例は図２において、ア
ドレスは書き込み及び読み出しのアドレスをＦＩＦＯコ
ントローラ１からメモリブロック２に対し指定するもの
であり、ＩＣＳはＦＩＦＯコントローラ１からメモリブ
ロック２へ送られる書き込み開始信号であり、ＩＣＳＳ
は到着セルの先頭指示信号で、ＩＣＫは書き込みクロッ
クをＦＩＦＯコントローラ１からメモリブロック２に供
給する信号であり、ＯＣＳＳはＦＩＦＯコントローラ１
からメモリブロック２に送られる読み出し開始信号であ
る。

【００４２】また、小規模非同期ＦＩＦＯ３において、
ＮＯＴＦＵＬ端子は該小規模非同期ＦＩＦＯ３中のデー
タがすでに設定されている値に達していないことをあら
わす受け入れ可能信号をＲＥＮ端子へ送信し、ＷＥＮ端
子はＦＩＦＯコントローラ１のＪＫ＞０端子より送信し
たメモリブロック２中にセルが１以上待ち合わせている
ことをあらわす書き込み許可信号を受信し、ＬＤＣＫ端
子は入ハイウェイのクロックであるＩＣＫを受けている
。

【００４３】メモリブロック２の構成と書き込み動作に
ついては、前記第１の実施例と同一である。読み出し動
作についてはＦＩＦＯコントローラ１に小規模非同期Ｆ
ＩＦＯ３からの受け入れ可能信号が送信されていない場
合を除き、前記第１の実施例と同一動作である。

【００４４】メモリブロック２の出力は小規模非同期Ｆ
ＩＦＯ３の入力になっており、この小規模非同期ＦＩＦ
Ｏ３はＦＩＦＯコントローラ１に対し受け入れ可能信号
を出し、逆にＦＩＦＯコントローラ１は小規模非同期Ｆ
ＩＦＯ３に対し書き込み許可信号を出すことができるよ
うになっている。該小規模非同期ＦＩＦＯ３から出され
る受け入れ可能信号は、該小規模非同期ＦＩＦＯ３中の
セル数が一定数以下の場合にＦＩＦＯコントローラ１に
対し受け入れ可能信号を出し、一定数を超える場合は受
け入れ可能信号を与えないようになっている。

【００４５】このときのメモリバンク内のタイミングは
、各ワードが順次各メモリバンクにずれて書き込まれ、
読み出しも書き込みと同じように読み出されるが、この
とき書き込みが順次各メモリバンクに書き込まれ、読み
出しはＦＩＦＯコントローラ１の制御によりランダムに
アドレスが指定されて読み出しが行われるため、書き込
みと読み出しが同一メモリバンク上で重複する場合があ
り、このときは書き込みを優先し読み出しは一時制止さ
れることになる。

【００４６】ＦＩＦＯコントローラ１は、メモリブロッ
ク２内の待ち合わせ中のセル数が１以上であり、かつ小
規模非同期ＦＩＦＯ３からの受け入れ可能信号がある場
合にメモリブロック２に対し読み出し開始信号を与える
とともに、該小規模非同期ＦＩＦＯ３に対し書き込み許
可信号を与え、待ち合わせセル数が０であるか、または
該小規模非同期ＦＩＦＯ３から受け入れ可能信号が与え
られていない場合は、メモリブロック２に対しての読み
出し開始信号も小規模非同期ＦＩＦＯ３に対しての書き
込み許可信号も与えないようになっている。

【００４７】ここで、ＦＩＦＯコントローラ１として例
えば図５のような構造の、ＦＩＦＯ１個分の読み出しア
ドレス表５から競合制御回路６に送出可能信号（ＲＥＱ
）を出し、競合制御回路６から送出される読み出し開始
信号（ＯＣＳＳ）をＦＩＦＯ１個分の読み出しアドレス
表５に与え、セレクタ回路７により次に読み出すＦＩＦ
Ｏ１個分のアドレスをメモリブロック２へ送出するよう
な、複数のバーチャルパスに対応した複数のセルの待ち
行列を管理するＦＩＦＯコントローラ１を使用すること
により、非同期でしかもバーチャルパス毎に複数の非同
期ＦＩＦＯを用いたのと同じ機能として使用することが
できる。また、小規模非同期ＦＩＦＯ３の作用により、
書き込みクロックと読み出しクロックを非同期にでき、
メモリブロック２でのセルの読み出しが片寄っても出力
側でのセルの間隔を一定にすることができる。

【００４８】

【発明の効果】以上述べた如く、本出願における第１，
第３の発明（実施例）によれば、固定長のセル型データ
の待ち合わせに使用されるＦＩＦＯ回路であって、１セ
ル単位でデータの書き込み及び読み出しができるメモリ
ブロックと、該メモリブロックに対し書き込みアドレス
、書き込み開始信号、読み出しアドレス、読み出し開始
信号を与えるＦＩＦＯコントローラを備え、図１のよう
な構成を用い、２ポートＲＡＭにより全体を非同期ＦＩ
ＦＯで構成することでは充分なバッファ容量を実現する
ことが困難であると言う問題点を解決し、速度もメモリ
バンクを設け、各ワードをバンク分けすることによりＮ
／２倍（但しＮはメモリバンク数）にすることができ、
しかもセル長が任意のデータ長のセルでも扱うことがで
きると言う効果を得ることができる。

【００４９】また前記効果の他に、本出願における第２
，第４の発明（実施例）によれば、図２のような構成を
設け、メモリブロックの出力側に小規模非同期ＦＩＦＯ
を設けることにより、書き込みクロックと読み出しクロ
ックを非同期にでき、また、第４の発明（実施例）によ
ると、メモリブロックより出力されるセルの間隔が不定
である場合に小規模非同期ＦＩＦＯへいったん取り込ん
でから出力するので、メモリブロックでのセルの読み出
しが片寄っても出力側でのセルの間隔を一定にすると言
う効果を得ることができる。しかも本出願における第３
，第４の発明（実施例）において、複数のバーチャルパ
ス毎に複数のセルＦＩＦＯ回路を設けたのと同じ機能と
して使用できると言う効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１，第３の実施例であるセルＦＩＦ
Ｏ回路の構成図である。

【図２】本発明の第２，第４の実施例であるセルＦＩＦ
Ｏ回路の構成図である。

【図３】メモリブロック内のタイミング制御回路により
制御されるメモリバンクの動作タイミング図である。

【図４】図１，図２に共通のメモリブロックのブロック
構成図である。

【図５】第３，第４の実施例に共通のＦＩＦＯコントロ
ーラの内部構成図である。

【符号の説明】

１…ＦＩＦＯコントローラ、２…メモリブロック、３…
小規模非同期ＦＩＦＯ、５…ＦＩＦＯ１個分の読みだし
アドレス表、６…競合制御回路、７…セレクタ、アドレ
ス…メモリブロック中の番地、ＩＣＳ：書き込み開始信
号、ＯＣＳＳ：読み出し開始信号、ＪＫ＞０：メモリブ
ロック内にセルが待ち合わせていることをあらわす信号
、ＷＥＮ：ＪＫ＞０の書き込み許可信号を小規模非同期
ＦＩＦＯに取り込む、ＮＯＴＦＵＬ：ＦＩＦＯコントロ
ーラに受け入れ可能信号を送出する、ＲＥＮ：ＮＯＴＦ
ＵＬからの書き込み可能信号をＦＩＦＯコントローラに
取り込む、ＬＤＣＫ：データバスから小規模非同期ＦＩ
ＦＯにクロックを取り込む、ＩＦＦ：書き込みタイミン
グ信号、ＯＦＦ：読み出しタイミング信号、ＷＡＦＦ：
書き込みアドレスタイミング信号、ＲＡＦＦ：読み出し
アドレスタイミング信号、ＷＥ：書き込み可能信号、Ｏ
Ｅ：読み出し可能信号、ＴＢ：タイミング制御回路、Ｒ
ＥＱ：送出可能信号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　固定長のセル型データの待ち合わせに
   使用されるＦＩＦＯ回路であって、１セル単位でデータ
   の書き込み及び読みだしができるメモリブロックと、該
   メモリブロックに対し、書き込みアドレス、書き込み開
   始信号、読みだしアドレス、および読みだし開始信号を
   与えるＦＩＦＯコントローラ回路と、から成り、前記メ
   モリブロックは、ＦＩＦＯコントローラからの書き込み
   開始信号を受けると、書き込みアドレスに１セル分のデ
   ータを取り込み、ＦＩＦＯコントローラからの読みだし
   開始信号を受けると読み出しアドレスから１セル分のデ
   ータを出力し、前記ＦＩＦＯコントローラは、セル到着
   時に、すでに待ち合わせ中のセル数があらかじめ設定さ
   れた制限数に達しない場合には、メモリブロックに対し
   、書き込みアドレスとして未使用のアドレスを与えると
   ともに書き込み開始信号を与え、逆に該制限数に達して
   いる場合には、該メモリブロックへの書き込み開始信号
   を与えないようになっており、またある一定の周期をも
   って、待ち合わせ中のセル数が１以上の場合には、該メ
   モリブロックに対し読みだしアドレスとして次に出力す
   べき待ち合わせ中のセルを収容しているアドレスを与え
   るとともに、読みだし開始信号を与え、待ち合わせ中の
   セル数が０の場合には、読みだし開始信号を与えないよ
   うになっており、前記メモリブロックは、第一より第Ｎ
   までのＮ個のメモリバンク（但しＮは任意の整数）と、
   １個のタイミング制御回路と、１個の書き込みアドレス
   変換回路と、１個の読みだしアドレス変換回路と、で構
   成され、前記セル到着時の書き込み動作は、セルの先頭
   ワードを、前回書き込みを行ったセルの最終ワードが書
   き込まれたメモリバンクの、次のメモリバンクに書き込
   み、該タイミング制御回路が各メモリバンクに対し順番
   に発生する書き込みパルスにしたがい、各メモリバンク
   内部の書き込み位置は書き込みアドレス変換回路がＦＩ
   ＦＯコントローラからのアドレス値をセル先頭よりのク
   ロックパルス数を用いて変換したアドレスにしたがって
   、各ワードを前のワードが書き込まれたメモリバンクの
   次のメモリバンクに、（ただし前のワードが書き込まれ
   たメモリバンクが最終の第Ｎバンクのときは第一バンク
   を次のメモリバンクとして、）書き込みを行い、前記あ
   る一定の周期をもって行う読みだし動作は、セルの先頭
   ワードを、前回読みだしを行ったセルの最終ワ−ドが読
   み出されたメモリバンクの、次のメモリバンクより読み
   だし、該タイミング制御回路が各メモリバンクに対し順
   番に発生する読みだしパルスにしたがい、各メモリバン
   ク内部の読みだし位置は読みだしアドレス変換回路がＦ
   ＩＦＯコントローラからのアドレス値をセル先頭よりの
   クロックパルス数を用いて変換したアドレスにしたがっ
   て、各ワードを前のワードが読み出されたメモリバンク
   の次のメモリバンクより、（ただし前のワードが読み出
   されたメモリバンクが最終の第Ｎバンクのときは第一バ
   ンクを次のメモリバンクとして、）読みだしを行う、こ
   とを特徴とするセルＦＩＦＯ回路。
2. 【請求項２】　　請求項１に記載のセルＦＩＦＯ回路に
   おいて、小規模の非同期ＦＩＦＯを追加し、前記メモリ
   ブロックのデータ出力が該小規模の非同期ＦＩＦＯのデ
   ータ入力になり、該小規模の非同期ＦＩＦＯは、前記Ｆ
   ＩＦＯコントローラに対し、受け入れ可能信号を与える
   ことができ、前記ＦＩＦＯコントローラは、該小規模の
   非同期ＦＩＦＯに書き込み許可信号を与えることができ
   、前記小規模の非同期ＦＩＦＯは、該非同期ＦＩＦＯ中
   のセル数が一定数以下の場合に前記ＦＩＦＯコントロー
   ラに対し受け入れ可能信号を与え、該セル数が一定数を
   超える場合には受け入れ可能信号を与えないようにし前
   記ＦＩＦＯコントローラは、前記ある一定の周期をもっ
   て行われるメモリブロックからのデータ読みだし動作に
   おいて、待ち合わせ中のセル数が１以上でありかつ前記
   小規模の非同期ＦＩＦＯから受け入れ可能信号を与えら
   れている場合には、メモリブロックに読みだし開始信号
   を与えると同時に前記非同期ＦＩＦＯに対し書き込み許
   可信号を与え、待ち合わせ中のセル数が０であるかまた
   は前記小規模の非同期ＦＩＦＯから受け入れ可能信号を
   与えられていない場合には、メモリブロックへの読みだ
   し開始信号も、非同期ＦＩＦＯへの書き込み許可信号も
   、与えないようにしたことを特徴とするセルＦＩＦＯ回
   路。
3. 【請求項３】　　複数の属性が定められた固定長のセル
   型データの待ち合わせに使用されるＦＩＦＯ回路であっ
   て、１セル単位でデータの書き込み及び読み出しができ
   るメモリブロックと、該メモリブロックに対し、書き込
   みアドレス、書き込み開始信号、読み出しアドレス、お
   よび読み出し開始信号を与えるＦＩＦＯコントローラ回
   路と、からなり、前記メモリブロックは、ＦＩＦＯコン
   トローラからの書き込み開始信号を受けると、書き込み
   アドレスに１セル分のデータを取り込み、ＦＩＦＯコン
   トローラからの読みだし開始信号を受けると読み出しア
   ドレスから１セル分のデータを出力し、前記ＦＩＦＯコ
   ントローラは、セルの属性に対応した複数の待ち行列を
   管理するＦＩＦＯコントローラであって、セル到着時に
   、到着セルの属性ごとのすでに待ち合わせ中のセル数が
   あらかじめ設定された制限数に達しない場合には、メモ
   リブロックに対し、書き込みアドレスとして未使用のア
   ドレスを与えるとともに、書き込み開始信号を与え、逆
   に該制限数に達している場合には、書き込み開始信号を
   与えないようになっており、またある一定の周期をもっ
   て、あらじかじめ、固定的に組み込まれるかまたは外部
   から与えられる手順にしたがって、読み出しを行うセル
   属性を選択し、選択されたセル属性について、待ち合わ
   せ中のセル数が１以上の場合には、メモリブロックに対
   し、読みだしアドレスとして、次に出力すべき待ち合わ
   せ中のセルを収容しているアドレスを与えるとともに、
   読みだし開始信号を与え、待ち合わせ中のセル数が０の
   場合には、前記選択をやり直すか、または読みだし開始
   信号を与えないようになっており、前記メモリブロック
   は、第一より第ＮまでのＮ個のメモリバンク（但しＮは
   任意の整数）と、１個のタイミング制御回路と、１個の
   書き込みアドレス変換回路と、１個の読みだしアドレス
   変換回路と、で構成され、セル到着時の書き込み動作は
   、セルの先頭ワードを、前回書き込みを行ったセルの最
   終ワードが書き込まれたメモリバンクの、次のメモリバ
   ンクに書き込み、以下順次、タイミング制御回路および
   アドレス変換回路の作用によって、各ワードを前のワー
   ドが書き込まれたメモリバンクの次のメモリバンクに、
   （ただし前のワードが書き込まれたメモリバンクが最終
   の第Ｎバンクのときは第一バンクを次のメモリバンクと
   して、）書き込みを行い、読みだし動作は、ＦＩＦＯコ
   ントローラが次に読み出すべきセルの先頭ワードが収容
   されたメモリバンクを指示し、タイミング制御回路に設
   定するようになっており、セルの先頭ワードを、該ＦＩ
   ＦＯコントローラが指示するメモリバンクより読みだし
   、以下順次、タイミング制御回路およびアドレス変換回
   路の作用によって、各ワードを前のワードが読み出され
   たメモリバンクの次のメモリバンクより、（ただし前の
   ワードが読み出されたメモリバンクが最終の第Ｎバンク
   のときは第一バンクを次のメモリバンクとして、）読み
   だしを行うことを特徴とするセルＦＩＦＯ回路。
4. 【請求項４】　　請求項３に記載のセルＦＩＦＯ回路に
   おいて、小規模の非同期ＦＩＦＯを追加し、前記メモリ
   ブロックのデータ出力が該小規模の非同期ＦＩＦＯのデ
   ータ入力になり、該小規模の非同期ＦＩＦＯは、前記Ｆ
   ＩＦＯコントローラに対し、受け入れ可能信号を与える
   ことができ、前記ＦＩＦＯコントローラは、該小規模の
   非同期ＦＩＦＯに書き込み許可信号を与えることができ
   、前記小規模の非同期ＦＩＦＯは、該非同期ＦＩＦＯ中
   のセル数が一定数以下の場合にＦＩＦＯコントローラに
   対し受け入れ可能信号を与え、該セル数が一定数を超え
   る場合には受け入れ可能信号を与えないようになってお
   り、前記ＦＩＦＯコントローラは、前記メモリブロック
   からのデータ読みだし動作において、選択された属性に
   ついて待ち合わせ中のセル数が１以上でありかつ前記小
   規模の非同期ＦＩＦＯから受け入れ可能信号を与えられ
   ている場合には、メモリブロックに読みだし開始信号を
   与えると同時に前記非同期ＦＩＦＯに対し書き込み許可
   信号を与え、選択された属性について待ち合わせ中のセ
   ル数が０であるかまたは前記小規模の非同期ＦＩＦＯか
   ら受け入れ可能信号を与えられていない場合には、メモ
   リブロックへの読みだし開始信号も、非同期ＦＩＦＯへ
   の書き込み許可信号も与えないようになっていることを
   特徴とするセルＦＩＦＯ回路。