JPH04222995A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH04222995A JPH04222995A JP2406397A JP40639790A JPH04222995A JP H04222995 A JPH04222995 A JP H04222995A JP 2406397 A JP2406397 A JP 2406397A JP 40639790 A JP40639790 A JP 40639790A JP H04222995 A JPH04222995 A JP H04222995A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- bit
- clock
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
シフトレジスタ回路に関する。
シフトレジスタ回路に関する。
【０００２】
【従来の技術】従来のシフトレジスタ回路において、図
４に示すように各々独立したクロックで動く、ｎビット
シフトレジスタ回路１ａとｍビットシフトレジスタ回路
２を接続し、ｓビット（ｓ＝ｎ＋ｍ）シフトレジスタ回
路３ａを構成した場合は、配線長やファンアウトの影響
によりｎビットシフトレジスタ回路１ａの遅延時間より
バッファ４ａの遅延時間が大きいと、ｍビットシフトレ
ジスタ回路２においてレーシングを起こし誤動作をする
可能性があった。そこで図５のように、フリップフロッ
プ（Ｄ−Ｆ／Ｆ）５とインバータ回路６を図４の回路に
追加し、ｍビットシフトレジスタ回路２において確実レ
ーシングを防ぐ回路構成にしていた。
４に示すように各々独立したクロックで動く、ｎビット
シフトレジスタ回路１ａとｍビットシフトレジスタ回路
２を接続し、ｓビット（ｓ＝ｎ＋ｍ）シフトレジスタ回
路３ａを構成した場合は、配線長やファンアウトの影響
によりｎビットシフトレジスタ回路１ａの遅延時間より
バッファ４ａの遅延時間が大きいと、ｍビットシフトレ
ジスタ回路２においてレーシングを起こし誤動作をする
可能性があった。そこで図５のように、フリップフロッ
プ（Ｄ−Ｆ／Ｆ）５とインバータ回路６を図４の回路に
追加し、ｍビットシフトレジスタ回路２において確実レ
ーシングを防ぐ回路構成にしていた。
【０００３】
【発明が解決しようとする課題】上述した従来のシフト
レジスタ回路において、図５に示すようにｍビットシフ
トレジスタ回路２のレーシングを防ぐ為にＤ−Ｆ／Ｆ５
とインバータ回路６を追加した回路構造にした場合は、
図４の回路構成に比べてゲート数が約（１／ｓ）×１０
０％増加し、かつクロックライン負荷も増加するためク
ロックラインにスキューが生じやすくなるという欠点が
ある。
レジスタ回路において、図５に示すようにｍビットシフ
トレジスタ回路２のレーシングを防ぐ為にＤ−Ｆ／Ｆ５
とインバータ回路６を追加した回路構造にした場合は、
図４の回路構成に比べてゲート数が約（１／ｓ）×１０
０％増加し、かつクロックライン負荷も増加するためク
ロックラインにスキューが生じやすくなるという欠点が
ある。
【０００４】
【課題を解決するための手段】本発明のシフトレジスタ
回路は、クロックによりｎ（ｎは正の整数）ビット半シ
フトしたデータを出力する第１のシフトレジスタと、バ
ッファ回路経由で出力された前記クロックにより前記第
１のシフトレジスタからのデータをｍ（ｍは正の整数）
ビットシフトして出力する第２のシフトレジスタとを有
する。
回路は、クロックによりｎ（ｎは正の整数）ビット半シ
フトしたデータを出力する第１のシフトレジスタと、バ
ッファ回路経由で出力された前記クロックにより前記第
１のシフトレジスタからのデータをｍ（ｍは正の整数）
ビットシフトして出力する第２のシフトレジスタとを有
する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明による一実施例で、ｎビット半シフト
レジスタとｍビットシフトレジスタとを組合せたｓビッ
トシフトレジスタである。本実施例の説明を容易にする
ため、図２及び図３を用いて説明する。
る。図１は本発明による一実施例で、ｎビット半シフト
レジスタとｍビットシフトレジスタとを組合せたｓビッ
トシフトレジスタである。本実施例の説明を容易にする
ため、図２及び図３を用いて説明する。
【０００６】図２は本発明によるシフトレジスタ回路の
一実施例を示す２ビットシフトレジスタの回路図である
。
一実施例を示す２ビットシフトレジスタの回路図である
。
【０００７】入力端子Ａはデータ入力端子であり、入力
端子Ｂはクロック入力端子である。入力端子Ａと１ビッ
ト半フリップフロップ（以下Ｄ−Ｆ／Ｆ）１のデータ入
力を接続し、Ｄ−Ｆ／Ｆ１のＱ出力フリップフロップ（
Ｄ−Ｆ／Ｆ）２のデータ入力を接続し、入力端子ＢとＤ
−Ｆ／Ｆ１のクロック入力及びバッファ４の入力を接続
し、バッファ４の出力とＤ−Ｆ／Ｆ２のクロック入力を
接続し、Ｄ−Ｆ／Ｆ２のＱ出力は出力端子Ｃに接続され
ている。
端子Ｂはクロック入力端子である。入力端子Ａと１ビッ
ト半フリップフロップ（以下Ｄ−Ｆ／Ｆ）１のデータ入
力を接続し、Ｄ−Ｆ／Ｆ１のＱ出力フリップフロップ（
Ｄ−Ｆ／Ｆ）２のデータ入力を接続し、入力端子ＢとＤ
−Ｆ／Ｆ１のクロック入力及びバッファ４の入力を接続
し、バッファ４の出力とＤ−Ｆ／Ｆ２のクロック入力を
接続し、Ｄ−Ｆ／Ｆ２のＱ出力は出力端子Ｃに接続され
ている。
【０００８】図３は図２の回路における波形の説明図で
あり、入力信号（Ａ）・（Ｂ）は図２の入力端子Ａ・Ｂ
に各々に対応し、信号（２）はＱｈ出力に対応し、出力
信号（Ｃ）は図２の出力に対応する。
あり、入力信号（Ａ）・（Ｂ）は図２の入力端子Ａ・Ｂ
に各々に対応し、信号（２）はＱｈ出力に対応し、出力
信号（Ｃ）は図２の出力に対応する。
【０００９】入力信号（Ｂ）の０が１になるとＤ−Ｆ／
Ｆ１は、入力信号（Ａ）のデータ“Ｄ０”をラッチし、
半ビット後に入力信号（Ｂ）の１が０になると、信号（
２）に示すようにＤ−Ｆ／Ｆ１からデータ“Ｄ０”を出
力する。次に半ビット後に入力信号（Ｂ）の０が１にな
ると、Ｄ−Ｆ／Ｆ２でデータ“Ｄ０”ラッチし、出力信
号（Ｃ）に示すように出力端子Ｃからデータ“Ｄ０”を
出力する。従って、Ｄ−Ｆ／Ｆ２のデータ入力の変化点
はクロックの立ち上がりに対し半ビットの位相差がある
ため、バッファ４の遅延時間がＤ−Ｆ／Ｆ１の遅延時間
より大きくても、Ｄ−Ｆ／Ｆ２でレーシングすることは
ない。
Ｆ１は、入力信号（Ａ）のデータ“Ｄ０”をラッチし、
半ビット後に入力信号（Ｂ）の１が０になると、信号（
２）に示すようにＤ−Ｆ／Ｆ１からデータ“Ｄ０”を出
力する。次に半ビット後に入力信号（Ｂ）の０が１にな
ると、Ｄ−Ｆ／Ｆ２でデータ“Ｄ０”ラッチし、出力信
号（Ｃ）に示すように出力端子Ｃからデータ“Ｄ０”を
出力する。従って、Ｄ−Ｆ／Ｆ２のデータ入力の変化点
はクロックの立ち上がりに対し半ビットの位相差がある
ため、バッファ４の遅延時間がＤ−Ｆ／Ｆ１の遅延時間
より大きくても、Ｄ−Ｆ／Ｆ２でレーシングすることは
ない。
【００１０】このようにすると、図１のようなｓビット
シフトレジスタ３を構成する場合、ｎビット半シフトレ
ジスタ１にｍビットレジスタ２を接続（ｓ＝ｎ＋ｍ）す
ることによって、後段ｍビットシフトレジスタのレーシ
ングを防ぐと共に、ゲート数の増加が約（１／２ｓ）×
１００％程度ですみ、図５のような従来のレーシング防
止用の回路構成に比べて、約（１／２ｓ）×１００％の
ゲート数が節約になる。また図５のような従来のレーシ
ング防止用の回路構成に比べてクロックラインの負荷が
増加しなくてすむためクロックラインのスキューが生じ
にくくなる。
シフトレジスタ３を構成する場合、ｎビット半シフトレ
ジスタ１にｍビットレジスタ２を接続（ｓ＝ｎ＋ｍ）す
ることによって、後段ｍビットシフトレジスタのレーシ
ングを防ぐと共に、ゲート数の増加が約（１／２ｓ）×
１００％程度ですみ、図５のような従来のレーシング防
止用の回路構成に比べて、約（１／２ｓ）×１００％の
ゲート数が節約になる。また図５のような従来のレーシ
ング防止用の回路構成に比べてクロックラインの負荷が
増加しなくてすむためクロックラインのスキューが生じ
にくくなる。
【００１１】
【発明の効果】以上説明したように本発明は、半導体集
積回路において各々独立したクロック信号で動作するｎ
ビット半シフトレジスタとｍビットシフトレジスタを接
続したことにより、ｍビットシフトレジスタのレーシン
グを防ぐと共に、ゲート数の増加を少なくできる。また
クロックラインの負荷が増加しなくてすむためのクロッ
クラインのスキューが生じにくくなるという効果がある
。
積回路において各々独立したクロック信号で動作するｎ
ビット半シフトレジスタとｍビットシフトレジスタを接
続したことにより、ｍビットシフトレジスタのレーシン
グを防ぐと共に、ゲート数の増加を少なくできる。また
クロックラインの負荷が増加しなくてすむためのクロッ
クラインのスキューが生じにくくなるという効果がある
。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例を説明するためのブロック図である。
【図３】本実施例の動作説明のための波形図である。
【図４】従来のシフトレジスタ回路の一例のブロック図
である。
である。
【図５】従来例を説明するためのブロック図である。
１ ｎビット半シフトレジスタ（Ｄ−Ｆ／Ｆ１）
２ ｍビットシフトレジスタ（Ｄ−Ｆ／Ｆ２）３
ｓビットシフトレジスタ ４ バッファ
２ ｍビットシフトレジスタ（Ｄ−Ｆ／Ｆ２）３
ｓビットシフトレジスタ ４ バッファ
Claims (1)
- 【請求項１】 クロックによりｎ（ｎは正の整数）ビ
ット半シフトしたデータを出力する第１のシフトレジス
タと、バッファ回路経由で出力された前記クロックによ
り前記第１のシフトレジスタからのデータをｍ（ｍは正
の整数）ビットシフトして出力する第２のシフトレジス
タとを有することを特徴とするシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406397A JPH04222995A (ja) | 1990-12-26 | 1990-12-26 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406397A JPH04222995A (ja) | 1990-12-26 | 1990-12-26 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222995A true JPH04222995A (ja) | 1992-08-12 |
Family
ID=18516013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406397A Pending JPH04222995A (ja) | 1990-12-26 | 1990-12-26 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222995A (ja) |
-
1990
- 1990-12-26 JP JP2406397A patent/JPH04222995A/ja active Pending
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