JPH04224256A - データ信号処理システム - Google Patents
データ信号処理システムInfo
- Publication number
- JPH04224256A JPH04224256A JP41420490A JP41420490A JPH04224256A JP H04224256 A JPH04224256 A JP H04224256A JP 41420490 A JP41420490 A JP 41420490A JP 41420490 A JP41420490 A JP 41420490A JP H04224256 A JPH04224256 A JP H04224256A
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- data signal
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ信号処理システム
に係り、特に一のデータ信号に基づいて所定の制御信号
を出力する複数のコントローラを備えた車載用電子制御
装置等におけるデータ信号処理システムに関する。
に係り、特に一のデータ信号に基づいて所定の制御信号
を出力する複数のコントローラを備えた車載用電子制御
装置等におけるデータ信号処理システムに関する。
【０００２】
【従来の技術】一般に車載用電子制御装置等においては
、装置各部の所定動作を行うに際し、特定部位における
センサの出力データに基づいてそれぞれのコントローラ
によって対応する駆動装置等を制御するシステムが知ら
れている。
、装置各部の所定動作を行うに際し、特定部位における
センサの出力データに基づいてそれぞれのコントローラ
によって対応する駆動装置等を制御するシステムが知ら
れている。
【０００３】例えば、図９に示されるように、前段にあ
るエンジン（燃料噴射）コントローラ１と後段にあるＡ
Ｔミッションコントローラ２との組合せにおいては、ス
ロットル開度を検出する単一のセンサ３からの信号をエ
ンジンコントローラ１のＣＰＵ５に取込み、このＣＰＵ
５にて符号化されたデータ信号θをＡＴミッションコン
トローラ２のＣＰＵ６に入力し、これに基づいてＡＴミ
ッションコントローラ２がＡＴシフトバルブ７を制御す
るように構成されている。このように、センサ３の信号
をエンジンコントローラ１を経由してＡＴミッションコ
ントローラ２に入力する構成とされているのは、ＡＴミ
ッションコントローラ２の制御がエンジンの状態と関連
づけられること、およびそれぞれのコントローラ１，２
に個々に対応するセンサを設けることが不経済であるこ
と等の理由による。
るエンジン（燃料噴射）コントローラ１と後段にあるＡ
Ｔミッションコントローラ２との組合せにおいては、ス
ロットル開度を検出する単一のセンサ３からの信号をエ
ンジンコントローラ１のＣＰＵ５に取込み、このＣＰＵ
５にて符号化されたデータ信号θをＡＴミッションコン
トローラ２のＣＰＵ６に入力し、これに基づいてＡＴミ
ッションコントローラ２がＡＴシフトバルブ７を制御す
るように構成されている。このように、センサ３の信号
をエンジンコントローラ１を経由してＡＴミッションコ
ントローラ２に入力する構成とされているのは、ＡＴミ
ッションコントローラ２の制御がエンジンの状態と関連
づけられること、およびそれぞれのコントローラ１，２
に個々に対応するセンサを設けることが不経済であるこ
と等の理由による。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来構造によると、次のような不都合を生ずる。
来構造によると、次のような不都合を生ずる。
【０００５】すなわち、前記構成によるシステムの場合
、一般にイグニッションスイッチ８がＯＮされて各コン
トローラが動作を始めるに際し、各コントローラ１，２
内の電源回路１０，１１の投入をタイミングとして初期
化信号Ｓ１，Ｓ２を各ＣＰＵ５，６に与え、これによっ
てＣＰＵ５，６を初期化（リセット）した上で対応する
以後の制御を開始するものであり、かつ前記初期化に要
する時間はコントローラにより同一ではないため、エン
ジンコントローラ１の方が初期化に要した時間がＡＴミ
ッションコントローラ２よりも長かった場合、エンジン
コントローラ１が制御を始め、初期化後のスロットル開
度のデータ信号θを出力する前にＡＴミッションコント
ローラが制御を開始することになる。従って、ＡＴミッ
ションコントローラに与えられたスロットル開度のデー
タ信号は正しい値でなく、これを取込んだＡＴミッショ
ンコントローラ２は正確な制御が以後行われなくなると
いう問題を生ずる。これは、ＡＴミッションコントロー
ラ２が最初に取込んだスロットル開度のデータ信号を初
期値とし、以後の制御におけるベースデータとするため
である。
、一般にイグニッションスイッチ８がＯＮされて各コン
トローラが動作を始めるに際し、各コントローラ１，２
内の電源回路１０，１１の投入をタイミングとして初期
化信号Ｓ１，Ｓ２を各ＣＰＵ５，６に与え、これによっ
てＣＰＵ５，６を初期化（リセット）した上で対応する
以後の制御を開始するものであり、かつ前記初期化に要
する時間はコントローラにより同一ではないため、エン
ジンコントローラ１の方が初期化に要した時間がＡＴミ
ッションコントローラ２よりも長かった場合、エンジン
コントローラ１が制御を始め、初期化後のスロットル開
度のデータ信号θを出力する前にＡＴミッションコント
ローラが制御を開始することになる。従って、ＡＴミッ
ションコントローラに与えられたスロットル開度のデー
タ信号は正しい値でなく、これを取込んだＡＴミッショ
ンコントローラ２は正確な制御が以後行われなくなると
いう問題を生ずる。これは、ＡＴミッションコントロー
ラ２が最初に取込んだスロットル開度のデータ信号を初
期値とし、以後の制御におけるベースデータとするため
である。
【０００６】
【発明の目的】そこで本発明の目的は、単一のセンサの
検出信号を前段のコントローラを経由して後段のコント
ローラのベースデータとする場合において、前段のコン
トローラより出力される前記センサのデータ信号を初期
化後の正しい値のみ後段のコントローラが取込みできる
ようにし、これをベースに当該後段のコントローラの以
後の制御を行えるようにしたデータ信号処理システムを
提供することにある。
検出信号を前段のコントローラを経由して後段のコント
ローラのベースデータとする場合において、前段のコン
トローラより出力される前記センサのデータ信号を初期
化後の正しい値のみ後段のコントローラが取込みできる
ようにし、これをベースに当該後段のコントローラの以
後の制御を行えるようにしたデータ信号処理システムを
提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
、本発明に係るデ−タ信号処理システムは、一のデータ
信号を前段のコントローラに入力した後、当該前段のコ
ントローラから与えられる前記データ信号に基づいて所
定の制御信号を出力する後段のコントローラを備え、電
源投入に際してそれぞれのコントローラが初期化される
よう構成されたシステムにおいて、前記後段のコントロ
ーラは、前記前段のコントローラからの初期化完了信号
の入力または予め設定された所要初期化時間経過後に、
前段のコントローラから与えられる前記データ信号を取
り込み可能に構成されている。
、本発明に係るデ−タ信号処理システムは、一のデータ
信号を前段のコントローラに入力した後、当該前段のコ
ントローラから与えられる前記データ信号に基づいて所
定の制御信号を出力する後段のコントローラを備え、電
源投入に際してそれぞれのコントローラが初期化される
よう構成されたシステムにおいて、前記後段のコントロ
ーラは、前記前段のコントローラからの初期化完了信号
の入力または予め設定された所要初期化時間経過後に、
前段のコントローラから与えられる前記データ信号を取
り込み可能に構成されている。
【０００８】
【作用】前記前段のコントローラにデータ信号が取込ま
れた後に、当該前段のコントローラの初期化が完了する
まで、あるいは初期化時間が経過するまでは後段のコン
トローラはデータ信号を取込まず、初期化完了等を条件
として取込みを許容する。従って、後段のコントローラ
は正しい値に基づいて以後の制御におけるベースデータ
としてこれを用いることができ、所定の駆動装置等を前
段のコントローラと所定の対応関係にて正確に制御する
。
れた後に、当該前段のコントローラの初期化が完了する
まで、あるいは初期化時間が経過するまでは後段のコン
トローラはデータ信号を取込まず、初期化完了等を条件
として取込みを許容する。従って、後段のコントローラ
は正しい値に基づいて以後の制御におけるベースデータ
としてこれを用いることができ、所定の駆動装置等を前
段のコントローラと所定の対応関係にて正確に制御する
。
【０００９】
【発明の実施例】以下、本発明の実施例を図面に基づい
て説明する。
て説明する。
【００１０】図１および図２には第１の実施例が示され
ている。ここで図１は前段のコントローラ１と後段のコ
ントローラ２の部分を主に示しているが、全体的には前
述した図９と略同様のシステムとされるものである。従
って、以下の実施例における説明中、図９と同様の構成
部分については同一符号を用いるものとする。
ている。ここで図１は前段のコントローラ１と後段のコ
ントローラ２の部分を主に示しているが、全体的には前
述した図９と略同様のシステムとされるものである。従
って、以下の実施例における説明中、図９と同様の構成
部分については同一符号を用いるものとする。
【００１１】前記前段のコントローラ１は、例えばエン
ジンコントローラを構成するとともに、イグニッション
スイッチ８がＯＮされたときに電源回路１０からはリセ
ット信号Ｓ１がＣＰＵ５に与えられるようになっている
。ＣＰＵ５はスロットル開度センサ３からのデータ信号
を入力するとともに、これを符号化されたデータ信号θ
としてＡＴミッションコントローラ等からなる後段のコ
ントローラ２に出力するよう構成されている。この際、
ＣＰＵ５は当該ＣＰＵ５が前記リセット信号Ｓ１に対応
して初期化された際の初期化完了信号としてのステータ
ス信号ＳＴを後段のコントローラ２に出力するようにな
っている。
ジンコントローラを構成するとともに、イグニッション
スイッチ８がＯＮされたときに電源回路１０からはリセ
ット信号Ｓ１がＣＰＵ５に与えられるようになっている
。ＣＰＵ５はスロットル開度センサ３からのデータ信号
を入力するとともに、これを符号化されたデータ信号θ
としてＡＴミッションコントローラ等からなる後段のコ
ントローラ２に出力するよう構成されている。この際、
ＣＰＵ５は当該ＣＰＵ５が前記リセット信号Ｓ１に対応
して初期化された際の初期化完了信号としてのステータ
ス信号ＳＴを後段のコントローラ２に出力するようにな
っている。
【００１２】一方、後段のコントローラ２は前段のコン
トローラ１と同様に、電源１１のリセット信号Ｓ２に対
応してＣＰＵ６が初期化される構成とされ、このＣＰＵ
６は前段のコントローラ１のＣＰＵ５より与えられたス
テータス信号ＳＴの入力を条件としてデータ信号θを取
込みするよう構成されている。すなわちＣＰＵ６は、図
２に示されるように初期化完了後にステータス信号ＳＴ
の入力の有無を最初に確認し、ステータス信号ＳＴの入
力がなされたときにデータ信号θを取り込むこととなり
、これに基づいて以後の所定の制御信号を出力するよう
になっている。
トローラ１と同様に、電源１１のリセット信号Ｓ２に対
応してＣＰＵ６が初期化される構成とされ、このＣＰＵ
６は前段のコントローラ１のＣＰＵ５より与えられたス
テータス信号ＳＴの入力を条件としてデータ信号θを取
込みするよう構成されている。すなわちＣＰＵ６は、図
２に示されるように初期化完了後にステータス信号ＳＴ
の入力の有無を最初に確認し、ステータス信号ＳＴの入
力がなされたときにデータ信号θを取り込むこととなり
、これに基づいて以後の所定の制御信号を出力するよう
になっている。
【００１３】従って、このような実施例によれば、前段
のコントローラ１におけるＣＰＵ５より与えられるセン
サ３のデータ信号は、当該ＣＰＵ５が初期化されるまで
は後段のコントローラ２におけるＣＰＵ６に取り込まれ
ることがないから、常に初期化後の正規のデータのみの
取込みによって後段のコントローラ２は以後の制御信号
の出力が可能となり、単一のセンサ３を用い、かつ前段
のコントローラ１を経由されたデータ信号であっても信
頼性を期待できるという効果がある。
のコントローラ１におけるＣＰＵ５より与えられるセン
サ３のデータ信号は、当該ＣＰＵ５が初期化されるまで
は後段のコントローラ２におけるＣＰＵ６に取り込まれ
ることがないから、常に初期化後の正規のデータのみの
取込みによって後段のコントローラ２は以後の制御信号
の出力が可能となり、単一のセンサ３を用い、かつ前段
のコントローラ１を経由されたデータ信号であっても信
頼性を期待できるという効果がある。
【００１４】次に第２実施例を図３および図４に基づい
て説明する。
て説明する。
【００１５】この第２実施例が特徴とするところは、前
記ステータス信号ＳＴに代えて、所定の遅延回路１３を
後段のコントローラ２内に設け、この遅延回路１３より
ＣＰＵ６に与える初期化信号Ｓ２を遅延させるところに
ある。
記ステータス信号ＳＴに代えて、所定の遅延回路１３を
後段のコントローラ２内に設け、この遅延回路１３より
ＣＰＵ６に与える初期化信号Ｓ２を遅延させるところに
ある。
【００１６】すなわち、図４からも明らかなように、初
期化信号Ｓ２の立上り時間を予め設定された前段のコン
トローラ１におけるＣＰＵ５の所要初期化時間に対応し
て遅らせるようにし、これによってＣＰＵ６が初期化さ
れた際は前段のコントローラ１からのデータ信号θを取
り込みできるようにしたものである。なお、遅延回路１
３は前段のコントローラ１内に設けることも可能である
。
期化信号Ｓ２の立上り時間を予め設定された前段のコン
トローラ１におけるＣＰＵ５の所要初期化時間に対応し
て遅らせるようにし、これによってＣＰＵ６が初期化さ
れた際は前段のコントローラ１からのデータ信号θを取
り込みできるようにしたものである。なお、遅延回路１
３は前段のコントローラ１内に設けることも可能である
。
【００１７】従って、このような第２実施例によれば、
後段のコントローラ２におけるＣＰＵ６が前段のコント
ローラ１のＣＰＵ５より先に初期化されることを回避で
きる結果、後段のコントローラ２が常に初期化後の正規
のデータ信号θに基づいて所定の制御を行えることがで
きる。その他の構成，作用は前記第１実施例と同様であ
る。
後段のコントローラ２におけるＣＰＵ６が前段のコント
ローラ１のＣＰＵ５より先に初期化されることを回避で
きる結果、後段のコントローラ２が常に初期化後の正規
のデータ信号θに基づいて所定の制御を行えることがで
きる。その他の構成，作用は前記第１実施例と同様であ
る。
【００１８】次に、第３の実施例を図５ないし図７に基
づいて説明する。ここで図５は前段のコントローラ１に
おけるＣＰＵ５の動作フローチャートを示し、図６は後
段のコントローラ２におけるＣＰＵ６の動作フローチャ
ートを示す。また、図７はそれぞれの信号についてのタ
イミングチャートである。
づいて説明する。ここで図５は前段のコントローラ１に
おけるＣＰＵ５の動作フローチャートを示し、図６は後
段のコントローラ２におけるＣＰＵ６の動作フローチャ
ートを示す。また、図７はそれぞれの信号についてのタ
イミングチャートである。
【００１９】図５に示されるように、ＣＰＵ５は初期化
信号Ｓ１に対応して初期化（リセット）された後、初期
化完了信号としてのリセット完了信号θ１を後段のコン
トローラ２に送信し、次いでセンサ３のデータ信号θを
同様にして送信する。ここでは、後段側ＣＰＵ６の初期
化完了の如何は関係なく前記動作がなされる。
信号Ｓ１に対応して初期化（リセット）された後、初期
化完了信号としてのリセット完了信号θ１を後段のコン
トローラ２に送信し、次いでセンサ３のデータ信号θを
同様にして送信する。ここでは、後段側ＣＰＵ６の初期
化完了の如何は関係なく前記動作がなされる。
【００２０】一方、図６に示されるように、ＣＰＵ６は
リセットされた後、前段側のＣＰＵ５より送信された信
号θ１を見てリセット完了信号であるか否かを判断し、
ここでリセット完了信号であると判断したときに、ＣＰ
Ｕ５からのデータ信号θを取り込むこととなる。
リセットされた後、前段側のＣＰＵ５より送信された信
号θ１を見てリセット完了信号であるか否かを判断し、
ここでリセット完了信号であると判断したときに、ＣＰ
Ｕ５からのデータ信号θを取り込むこととなる。
【００２１】このような実施例によっても前記実施例と
略同様の効果を奏することができる。
略同様の効果を奏することができる。
【００２２】次に第４の実施例を図８に基づいて説明す
る。図８は後段のコントローラ２におけるＣＰＵ６の動
作フローチャートを示し、ＣＰＵ６がリセットされた後
タイムカウントを行い、前段のコントローラ１における
ＣＰＵ５の所要初期化時間として予め設定された遅延時
間Ｄと比較するように設けられている。そして時間Ｄ以
上であるときに、前段のコントローラ１からのデータ信
号θを取り込むようになっている。
る。図８は後段のコントローラ２におけるＣＰＵ６の動
作フローチャートを示し、ＣＰＵ６がリセットされた後
タイムカウントを行い、前段のコントローラ１における
ＣＰＵ５の所要初期化時間として予め設定された遅延時
間Ｄと比較するように設けられている。そして時間Ｄ以
上であるときに、前段のコントローラ１からのデータ信
号θを取り込むようになっている。
【００２３】従って、このような構成によっても前記実
施例と同様の効果を得ることができる。
施例と同様の効果を得ることができる。
【００２４】なお、本発明の実施にあたり、コントロー
ラの数は２以上あってもよく、要するに各コントローラ
間において制御条件等が一定の関係を有する場合につい
て広く適用することができるものであり、従って、コン
トローラとしてエンジンコントローラおよびＡＴミッシ
ョンコントローラ等に限られるものでもない。
ラの数は２以上あってもよく、要するに各コントローラ
間において制御条件等が一定の関係を有する場合につい
て広く適用することができるものであり、従って、コン
トローラとしてエンジンコントローラおよびＡＴミッシ
ョンコントローラ等に限られるものでもない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
単一のセンサの検出信号を前段のコントローラを経由し
て後段のコントローラのベースデータとする制御システ
ムにおいては、前段のコントローラより与えられるセン
サのデータとして正規のデータのみを取り込むことが確
保できるため、不正規なデータに基づいて後段のコント
ローラが以後の制御を行うという不都合を回避できると
いう効果がある。
単一のセンサの検出信号を前段のコントローラを経由し
て後段のコントローラのベースデータとする制御システ
ムにおいては、前段のコントローラより与えられるセン
サのデータとして正規のデータのみを取り込むことが確
保できるため、不正規なデータに基づいて後段のコント
ローラが以後の制御を行うという不都合を回避できると
いう効果がある。
【００２６】従って、例えば前段のコントローラ１がエ
ンジンコントローラで、後段のコントローラ２がＡＴミ
ッションコントローラである場合には、ＡＴミッション
コントローラの制御がエンジンの状態と常に所定の対応
関係をもって行われることが可能となり、ひいては双方
の安定制御に多大に寄与することが期待される。
ンジンコントローラで、後段のコントローラ２がＡＴミ
ッションコントローラである場合には、ＡＴミッション
コントローラの制御がエンジンの状態と常に所定の対応
関係をもって行われることが可能となり、ひいては双方
の安定制御に多大に寄与することが期待される。
【００２７】しかも、前記制御を可能としたことにより
、センサ３を２個独立して設ける必要はもとより排斥さ
れるため、経済性に資することは勿論のこと、また、セ
ンサ数の減少と相対的に故障等の発生率も抑制できると
いう効果がある。
、センサ３を２個独立して設ける必要はもとより排斥さ
れるため、経済性に資することは勿論のこと、また、セ
ンサ数の減少と相対的に故障等の発生率も抑制できると
いう効果がある。
【図１】本発明に係るデータ信号処理システムの第１の
実施例を示す要部ブロック構成図である。
実施例を示す要部ブロック構成図である。
【図２】第１の実施例における後段側のＣＰＵ６のフロ
ーチャート図である。
ーチャート図である。
【図３】第２の実施例を示す第１図と同様の図である。
【図４】第２の実施例における出力信号のタイミングチ
ャート図である。
ャート図である。
【図５】第３の実施例における前段側のＣＰＵの動作を
説明するためのフローチャート図である。
説明するためのフローチャート図である。
【図６】第３の実施例における後段側のＣＰＵの動作を
説明するためのフローチャート図である。
説明するためのフローチャート図である。
【図７】第３の実施例における出力信号のタイミングチ
ャート図である。
ャート図である。
【図８】第４の実施例における後段側のＣＰＵの動作を
説明するためのフローチャート図である。
説明するためのフローチャート図である。
【図９】従来例を示すブロック図である。
１ 前段のコントローラ
２ 後段のコントローラ
３ センサ
５ ＣＰＵ
６ ＣＰＵ
Ｓ１ 初期化信号
Ｓ２ 初期化信号
θ データ信号
θ１ 初期化完了信号としてのリセット信号ＳＴ
初期化完了信号としてのステータス信号１３ 遅延回
路
初期化完了信号としてのステータス信号１３ 遅延回
路
Claims (1)
- 【請求項１】 一のデータ信号を前段のコントローラ
に入力した後、当該前段のコントローラから与えられる
前記データ信号に基づいて所定の制御信号を出力する後
段のコントローラを備え、電源投入に際してそれぞれの
コントローラが初期化されるよう構成されたシステムに
おいて、前記後段のコントローラは、前記前段のコント
ローラからの初期化完了信号の入力または予め設定され
た所要初期化時間経過後に、前段のコントローラから与
えられる前記データ信号を取り込み可能に構成したこと
を特徴とするデータ信号処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41420490A JPH04224256A (ja) | 1990-12-26 | 1990-12-26 | データ信号処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41420490A JPH04224256A (ja) | 1990-12-26 | 1990-12-26 | データ信号処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04224256A true JPH04224256A (ja) | 1992-08-13 |
Family
ID=18522704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41420490A Pending JPH04224256A (ja) | 1990-12-26 | 1990-12-26 | データ信号処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04224256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812880A (en) * | 1995-03-10 | 1998-09-22 | Nippondenso Co., Ltd. | Multi-CPU system's data I/O processor with communication arbitrator performing access operations on I/O connected to a first CPU bus on behalf of a second CPU |
-
1990
- 1990-12-26 JP JP41420490A patent/JPH04224256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812880A (en) * | 1995-03-10 | 1998-09-22 | Nippondenso Co., Ltd. | Multi-CPU system's data I/O processor with communication arbitrator performing access operations on I/O connected to a first CPU bus on behalf of a second CPU |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000106 |