JPS6367681B2 - - Google Patents
Info
- Publication number
- JPS6367681B2 JPS6367681B2 JP55125950A JP12595080A JPS6367681B2 JP S6367681 B2 JPS6367681 B2 JP S6367681B2 JP 55125950 A JP55125950 A JP 55125950A JP 12595080 A JP12595080 A JP 12595080A JP S6367681 B2 JPS6367681 B2 JP S6367681B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- data
- pulse
- calculation means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一の入力信号によつて同一の処理
をする独立した２つのマイクロプロセツサを用い
た二重系デジタル制御装置に係り、特に出力照合
に好適な出力照合装置を設けた二重系デジタル制
御装置に関する。
をする独立した２つのマイクロプロセツサを用い
た二重系デジタル制御装置に係り、特に出力照合
に好適な出力照合装置を設けた二重系デジタル制
御装置に関する。
近年、エレクトロニクスの進展により、電力、
一般産業等の制御装置にマイクロプロセツサが多
く用いられている。これらのマイクロプロセツサ
は高集積度半導体素子を用いており、非常に小形
でかつ多機能な制御装置を構成することが可能で
あるが、１つの素子の故障により制御装置全体の
ダウンに至ることがある。
一般産業等の制御装置にマイクロプロセツサが多
く用いられている。これらのマイクロプロセツサ
は高集積度半導体素子を用いており、非常に小形
でかつ多機能な制御装置を構成することが可能で
あるが、１つの素子の故障により制御装置全体の
ダウンに至ることがある。
またマイクロプロセツサを用いたストアードプ
ログラム方式によれば高度に多重化された制御装
置を容易に構成することが可能であり、システム
上重要な機器の制御に対しては、複数の制御装置
の出力を照合し、結果が一致した時のみ機器を制
御するデユアルアンド方式が多く用いられてい
る。
ログラム方式によれば高度に多重化された制御装
置を容易に構成することが可能であり、システム
上重要な機器の制御に対しては、複数の制御装置
の出力を照合し、結果が一致した時のみ機器を制
御するデユアルアンド方式が多く用いられてい
る。
ところが、デユアルアンド方式によれば多重化
されたそれぞれのマイクロプロセツサは全て非同
期にて演算処理しているため同一の条件を入力デ
ータとして与えられても演算部のスキヤンタイミ
ングのずれがそのまま演算部の出力タイミングの
ずれとなり、演算部において必要量の幅を持つた
パルスを出力しても照合された結果そのパルスの
幅より短い幅のパルスが出力されてしまう。これ
では、パルス幅が短かすぎて対象制御機器が動作
しないという場合が生じてくる。
されたそれぞれのマイクロプロセツサは全て非同
期にて演算処理しているため同一の条件を入力デ
ータとして与えられても演算部のスキヤンタイミ
ングのずれがそのまま演算部の出力タイミングの
ずれとなり、演算部において必要量の幅を持つた
パルスを出力しても照合された結果そのパルスの
幅より短い幅のパルスが出力されてしまう。これ
では、パルス幅が短かすぎて対象制御機器が動作
しないという場合が生じてくる。
第１図、第２図を用いて従来の出力照合方式に
ついて説明する。
ついて説明する。
従来の方式によれば入力データＡはデータ入力
部１を経由して演算部２、および演算部３に取込
まれる。ここで演算部２はあらかじめ決められた
処理を記憶部４との間で行ない出力データＢを出
力する。同様にして演算部３と記憶部５により出
力データＣを出力する。ところがデータ出力部６
に送られたデータは第２図のグラフＢとＣに示す
如く演算部２と演算部３が全く独自のクロツクに
て非同期にて動作しているため、ある程度のずれ
を持つて出力されるのが一般的である。従つて出
力データＢ，Ｃをデータ出力部６のデータラツチ
回路７，８に一時貯えた後照合用アンド回路９に
て照合すると最終出力Ｄは、最初に演算部２およ
び演算部３より与えられたパルス巾に比して短か
くなつてしまう。このことを解決するため例え
ば、特開昭55−87201号に記載されているような
照合装置が提案されている。この装置は、二重系
を構成するマイクロプロセツサ相互間に、自系の
内部状態を出力しかつ他系に内部状態出力が入力
される論理回路を設け、これにより演算結果であ
る２つのマイクロプロセツサの出力信号の同期を
とり照合するものである。
部１を経由して演算部２、および演算部３に取込
まれる。ここで演算部２はあらかじめ決められた
処理を記憶部４との間で行ない出力データＢを出
力する。同様にして演算部３と記憶部５により出
力データＣを出力する。ところがデータ出力部６
に送られたデータは第２図のグラフＢとＣに示す
如く演算部２と演算部３が全く独自のクロツクに
て非同期にて動作しているため、ある程度のずれ
を持つて出力されるのが一般的である。従つて出
力データＢ，Ｃをデータ出力部６のデータラツチ
回路７，８に一時貯えた後照合用アンド回路９に
て照合すると最終出力Ｄは、最初に演算部２およ
び演算部３より与えられたパルス巾に比して短か
くなつてしまう。このことを解決するため例え
ば、特開昭55−87201号に記載されているような
照合装置が提案されている。この装置は、二重系
を構成するマイクロプロセツサ相互間に、自系の
内部状態を出力しかつ他系に内部状態出力が入力
される論理回路を設け、これにより演算結果であ
る２つのマイクロプロセツサの出力信号の同期を
とり照合するものである。
マイクロプロセツサ等の演算手段は部品点数が
多く一般的に故障する確率が高い。故障し易いマ
イクロプロセツサ内部に照合装置を設けた場合マ
イクロプロセツサが故障した時出力照合装置も同
時に故障する確率が高いため誤出力を発生させ易
く制御装置全体の信頼性に欠けるという問題があ
つた。
多く一般的に故障する確率が高い。故障し易いマ
イクロプロセツサ内部に照合装置を設けた場合マ
イクロプロセツサが故障した時出力照合装置も同
時に故障する確率が高いため誤出力を発生させ易
く制御装置全体の信頼性に欠けるという問題があ
つた。
またマイクロプロセツサを用いたストアードプ
ログラムによるソフト照合も当然考えられるが、
共通部のハードウエアにシステム全体の信頼性が
左右されるという問題が残る。
ログラムによるソフト照合も当然考えられるが、
共通部のハードウエアにシステム全体の信頼性が
左右されるという問題が残る。
本発明の目的は、信頼度の高い出力照合装置を
有した二重系デジタル制御装置を提供することに
ある。
有した二重系デジタル制御装置を提供することに
ある。
上記目的は、２台の演算手段の出力信号の論理
積と論理和をとり、論理積出力パルスの立ち上が
りでデータラツチ回路をセツトし、論理和出力パ
ルスの立ち下がりでデータラツチ回路をリセツト
する出力照合装置を設けることにより達成され
る。
積と論理和をとり、論理積出力パルスの立ち上が
りでデータラツチ回路をセツトし、論理和出力パ
ルスの立ち下がりでデータラツチ回路をリセツト
する出力照合装置を設けることにより達成され
る。
２つのマイクロプロセツサから出力される独立
した夫々の信号は、論理積回路及び論理和回路を
介しデータラツチ回路に入力される。データラツ
チ回路は、論理積回路からの出力パルスの立ち上
がりで動作し、論理和回路からの出力パルスの立
ち下がりで動作する。それによつて、データラツ
チ回路は、前記セツト時刻からリセツト時刻まで
動作しパルスを出力するので、マイクロプロセツ
サからの出力パルスと同一幅のパルスを出力する
ことになる。
した夫々の信号は、論理積回路及び論理和回路を
介しデータラツチ回路に入力される。データラツ
チ回路は、論理積回路からの出力パルスの立ち上
がりで動作し、論理和回路からの出力パルスの立
ち下がりで動作する。それによつて、データラツ
チ回路は、前記セツト時刻からリセツト時刻まで
動作しパルスを出力するので、マイクロプロセツ
サからの出力パルスと同一幅のパルスを出力する
ことになる。
以下本発明の一実施例を、第３図及び第４図の
ブロツク図、タイムチヤートを用いて説明する。
ブロツク図、タイムチヤートを用いて説明する。
入力データＡはデータ入力部１を経由して演算
部２および演算部３に取込まれる。ここで記憶部
４および記憶部５を介して処理された出力データ
ＢおよびＣは第４図のグラフＢとＣに示す如く演
算部２および演算部３の非同期に起因する時間的
ずれを生ずる。この時間的ずれは、データ出力部
６に設けられたデータラツチ回路７およびデータ
ラツチ回路８の出力においても変わらず、その後
段の回路により補正しようとするものである。つ
まり、前記データラツチ回路７および８から出力
されたパルスを論理積回路（以下アンド回路とい
う）９および論理和回路（以下オア回路という）
１１に入力し、アンド回路９の出力パルスは直接
データラツチ回路（以下フリツプフロツプ回路と
いう）１０にセツト信号として入力し、オア回路
１１の出力パルスはノツト回路１２を介してフリ
ツプフロツプ回路１０にリセツト信号として入力
する。これによりフリツプフロツプ回路１０は、
アンド回路９のパルスの立ち上がりから動作し、
前記ノツト回路１２のパルスが立ち上がるまでパ
ルスを出力する事になる。換言すればアンド回路
９の出力パルスとオア回路１１の出力パルスが共
に存在する時点から存在しなくなる時点までフリ
ツプフロツプ回路１０はパルスを出力する。よつ
てデータラツチ回路７または８のパルス幅と同じ
パルス幅を出力することができる。また、マイク
ロプロセツサ２，３の出力パルスのオン時間はオ
フ時間より短く、１つのマイクロプロセツサ２ま
たは３の出力パルスが立ち下がるまでに他のマイ
クロプロセツサ２または３の出力パルスが出てく
るように入力側で調整されている。
部２および演算部３に取込まれる。ここで記憶部
４および記憶部５を介して処理された出力データ
ＢおよびＣは第４図のグラフＢとＣに示す如く演
算部２および演算部３の非同期に起因する時間的
ずれを生ずる。この時間的ずれは、データ出力部
６に設けられたデータラツチ回路７およびデータ
ラツチ回路８の出力においても変わらず、その後
段の回路により補正しようとするものである。つ
まり、前記データラツチ回路７および８から出力
されたパルスを論理積回路（以下アンド回路とい
う）９および論理和回路（以下オア回路という）
１１に入力し、アンド回路９の出力パルスは直接
データラツチ回路（以下フリツプフロツプ回路と
いう）１０にセツト信号として入力し、オア回路
１１の出力パルスはノツト回路１２を介してフリ
ツプフロツプ回路１０にリセツト信号として入力
する。これによりフリツプフロツプ回路１０は、
アンド回路９のパルスの立ち上がりから動作し、
前記ノツト回路１２のパルスが立ち上がるまでパ
ルスを出力する事になる。換言すればアンド回路
９の出力パルスとオア回路１１の出力パルスが共
に存在する時点から存在しなくなる時点までフリ
ツプフロツプ回路１０はパルスを出力する。よつ
てデータラツチ回路７または８のパルス幅と同じ
パルス幅を出力することができる。また、マイク
ロプロセツサ２，３の出力パルスのオン時間はオ
フ時間より短く、１つのマイクロプロセツサ２ま
たは３の出力パルスが立ち下がるまでに他のマイ
クロプロセツサ２または３の出力パルスが出てく
るように入力側で調整されている。
本発明によれば２組の演算部および記憶部が正
常に動作している場合の非同期による出力タイミ
ングのずれによる影響を防止でき、照合した結果
のパルス幅がマイクロプロセツサの出力パルスの
幅と同一のパルス幅を得るための照合装置として
の信頼性が向上するという効果を得る。その他付
随した効果として、照合装置は簡単な回路で構成
されているので故障発生の確率が少なく、対象制
御機器近くで照合するため照合装置と対象制御機
器間のノイズが低減でき制御機器が誤動作する率
が低くなる。
常に動作している場合の非同期による出力タイミ
ングのずれによる影響を防止でき、照合した結果
のパルス幅がマイクロプロセツサの出力パルスの
幅と同一のパルス幅を得るための照合装置として
の信頼性が向上するという効果を得る。その他付
随した効果として、照合装置は簡単な回路で構成
されているので故障発生の確率が少なく、対象制
御機器近くで照合するため照合装置と対象制御機
器間のノイズが低減でき制御機器が誤動作する率
が低くなる。
第１図は従来の二重系出力照合方式を示すブロ
ツク図、第２図はそのタイムチヤート、第３図は
本発明の実施例になる二重系出力照合方式を示す
ブロツク図、第４図はそのタイムチヤートを示
す。 １……データ入力部、２，３……演算部、４，
５……記憶部、６……データ出力部、７，８……
データラツチ回路、、９……照合用アンド回路、
Ａ……入力データ、Ｂ，Ｃ……演算部出力デー
タ、Ｄ……照合出力データ。
ツク図、第２図はそのタイムチヤート、第３図は
本発明の実施例になる二重系出力照合方式を示す
ブロツク図、第４図はそのタイムチヤートを示
す。 １……データ入力部、２，３……演算部、４，
５……記憶部、６……データ出力部、７，８……
データラツチ回路、、９……照合用アンド回路、
Ａ……入力データ、Ｂ，Ｃ……演算部出力デー
タ、Ｄ……照合出力データ。
Claims (1)
- １ 同一の処理機能を持ち互いに独立した２台の
演算手段に同一の入力信号を加えて演算するよう
にした二重系デジタル制御装置において、前記両
演算手段の出力信号の論理積を求める論理積演算
手段と、前記両演算手段の出力信号の論理和を求
める論理和演算手段と、前記論理積演算手段の出
力信号と前記論理和演算手段の出力信号が共に存
在する時点より共に存在しなくなる時点までの間
だけ出力信号を生じるデータラツチ手段とを有す
る出力照合装置を設けたことを特徴とする二重系
デジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125950A JPS5752902A (en) | 1980-09-12 | 1980-09-12 | Output collation system for digital controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125950A JPS5752902A (en) | 1980-09-12 | 1980-09-12 | Output collation system for digital controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752902A JPS5752902A (en) | 1982-03-29 |
| JPS6367681B2 true JPS6367681B2 (ja) | 1988-12-27 |
Family
ID=14922977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125950A Granted JPS5752902A (en) | 1980-09-12 | 1980-09-12 | Output collation system for digital controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5752902A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3806387A1 (de) * | 1988-02-29 | 1989-09-07 | Troester Maschf Paul | Verfahren und vorrichtung zur bearbeitung von elastomerischen massen, insbesondere kunststoff, kautschuk und deren mischungen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587201A (en) * | 1978-12-25 | 1980-07-01 | Toshiba Corp | Double system controller |
-
1980
- 1980-09-12 JP JP55125950A patent/JPS5752902A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5752902A (en) | 1982-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4497059A (en) | Multi-channel redundant processing systems | |
| JPH0346854B2 (ja) | ||
| JPS6367681B2 (ja) | ||
| CN118689807B (zh) | 一种处理器锁步系统、方法、设备及存储介质 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPH11143841A (ja) | 照合回路 | |
| JP3081234B2 (ja) | Ｃｐｕボードのチェック方法 | |
| JP3415636B2 (ja) | プロセッサ装置 | |
| JPS603755A (ja) | 出力ポ−ト回路 | |
| JP2803167B2 (ja) | 制御線瞬断認識防止回路 | |
| JPS5855535B2 (ja) | 車両用マルチコンピユ−タ装置 | |
| JP2023005569A (ja) | データ入出力装置及びデータ入出力方法 | |
| RU2015544C1 (ru) | Резервированное устройство | |
| JPS5812062A (ja) | 並列電子計算機システムの出力装置 | |
| JPS6362776B2 (ja) | ||
| JPS6313559Y2 (ja) | ||
| JP2518652B2 (ja) | 多重系バス同期システムの割込み診断装置 | |
| JPS6132101A (ja) | 車輌用制御装置 | |
| JPH04224256A (ja) | データ信号処理システム | |
| JPS6158856B2 (ja) | ||
| JPH10307601A (ja) | Ｃｐｕの出力制御回路 | |
| JPS58107970A (ja) | マイクロプロセツサの動作監視方式 | |
| JPS6017127B2 (ja) | パリティ付加方式 | |
| JPS603754A (ja) | 誤動作検出装置 | |
| JPS6019242A (ja) | デ−タ処理装置 |