JPH04225409A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデ−タ処理装置に係り、
例えば、シングルチップマイクロコンピュ−タに内蔵さ
れるタイマに利用して有効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュ−タに
内蔵されるタイマは、例えば、カウンタ、比較レジスタ
及び比較器等から構成され、上記カウンタは指定された
クロックに従ってカウントアップされる。上記カウンタ
と上記比較レジスタの内容は比較器によって、常に比較
されている。上記カウンタがオ−バフロ−したり、上記
カウンタと上記比較器の内容が一致したときに、ＣＰＵ
（　ｃｅｎｔｒａｌ　ｐｒｏｃｅｓｓｉｎｇｕｎｉｔ　
：中央処理装置）に対して割込みを要求することができ
る。上記ＣＰＵはこの割込み要求によって、所定の処理
を行う。

【０００３】しかしながら、上記ＣＰＵが上記の処理を
行う場合は、他の処理を中断しなければならず、シング
ルチップマイクロコンピュ−タが実行すべき処理全体の
実行時間の低下を生ずる。また、上記の処理を実現する
ためのソフトウェアを開発しなければならず、上記のシ
ングルチップマイクロコンピュ−タを用いたシステムの
開発期間が増加する。

【０００４】これに対して、上記所定時間に達した時に
、所定の出力端子の出力レベルを変化させるようにした
タイマの例や、比較レジスタと比較器を複数組備えたタ
イマの例に（株）日立製作所昭和６３年１２月発行の『
Ｈ８／５３２ＨＤ６４７５３２８　　ＨＤ６４３５３２
８　　ハ−ドウェアマニュアル』等がある。これらは、
方形波の出力などをソフトウェアの介在なしに実現する
ことができるが、単純な波形出力以外はソフトウェアに
より実行しなければならない。

【０００５】

【発明が解決しようとする課題】本発明者は上記シング
ルチップマイクロコンピュ−タのタイマを用いて制御さ
れるシステムの検討を行った。例えば、４極２相のステ
ッピングモ−タの制御を行うには、図２４に示すように
ステッピングモ−タを駆動するコイル２本の両端を制御
するのに少なくとも４本の出力端子が必要である。これ
らの端子はシングルチップマイクロコンピュ−タの汎用
の出力ポ−ト又は入出力ポ−トを使用すればよい。しか
しながら、これらのコイルの両端が同時にハイレベルと
ならないようにしなければならない。この場合、ＣＰＵ
はステッピングモ−タが１ステップ回転する毎に、出力
デ−タを変化させなければならず、また、ステッピング
モ−タが何回転したかを管理しなければならない。この
ように、シングルチップマイクロコンピュ−タのタイマ
を用いた制御において、アプリケ−ションによってはＣ
ＰＵの負担が非常に大きくなる。

【０００６】本発明の目的は、タイマを用いたシステム
においてハ−ドウェアの増加量を最小限に抑えつつ、Ｃ
ＰＵの介在を最小限とするタイマを提供することにある
。

【０００７】本発明の上記並びにその他の目的と新規な
特徴は、本明細書の記述並びに添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
のとおりである。

【０００９】すなわち、計数を行う手段すなわちカウン
タ、所定の計数値を保持する比較レジスタ及び上記カウ
ンタの内容と上記比較レジスタの内容と比較する比較器
等から成る従来のタイマの他にデ−タを保持する手段と
所定の時間が経過したとき上記デ−タを保持する手段に
保持したデ−タを加工する手段を設けるものである。例
えば、上記デ−タを加工する手段としては、上記所定の
時間の経過毎にカウントダウンする第２のカウンタ、上
記所定の時間の経過毎にロ−テ−トするシフト回路、上
記所定の時間の経過毎に上記比較レジスタの内容を加算
又は減算する加減算回路等を設ける。上記デ−タを加工
する手段はデ−タ保持機能を有していてもよい。

【００１０】

【作用】上記した手段によれば、所定の時間が経過し、
タイマからの信号によってＣＰＵが行うべき処理の一部
又は全部をタイマのハ−ドウェアによって行わしめるこ
とができ、ＣＰＵの負担を軽減して、シングルチップマ
イクロコンピュ−タの全体的な処理時間を向上すること
ができる。

【００１１】

【実施例】図２３はシングルチップマイクロコンピュ−
タのブロック図である。シングルチップマイクロコンピ
ュ−タ８は、特に制限はされないものの、タイマ１、Ｃ
ＰＵ２、プログラム保持用のＲＯＭ（ｒｅａｄ　ｏｎｌ
ｙ　ｍｅｍｏｒｙ　：　読出し専用メモリ）３、デ−タ
保持用のＲＡＭ（ｒａｎｄｏｍａｃｃｅｓｓ　ｍｅｍｏ
ｒｙ　：　随時呼出しメモリ）４、ＳＣＩ（ｓｅｒｉａ
ｌ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｉｎｔｅｒｆａｃｅ
　：　シリアルコニュニケ−ションインタフェ−ス）５
及び入出力ポ−ト６等の機能ブロックが１つの半導体基
板上に形成されてなる。上記各ブロックは内部バス７に
よって相互に接続されている。内部バス７は、例えば、
デ−タバス、アドレスバス、リ−ド／ライト信号、シス
テムクロック及び割込み信号等から構成されている。タ
イマ１から内部バス７を経由しないでタイマ１から入出
力ポ−ト６ｂに直接接続されるパス９がある。ＣＰＵ２
はＲＯＭ３に格納された命令又はデ−タを逐次読み出し
て、タイマ１、ＳＣＩ５及び入出力ポ−ト６を動作させ
て、所定の処理を実行する。

【００１２】本発明のタイマをステッピングモ−タの制
御について適用した場合の実施例を以下に示す。

【００１３】〔実施例１〕図１は本発明に係るタイマの
第１の実施例を示すブロック図である。図１のタイマは
、特に制限はされないものの、１６ビットのカウンタ１
１、１６ビットの比較レジスタ１２、１６ビットの比較
器１３、タイマコントロ−ル・ステ−タスレジスタ１４
１、第２カウンタ１５、制御論理ブロック１０１及びバ
スインタフェ−ス１１０等から構成されている。カウン
タ１１は指定されたクロックに従ってカウントアップさ
れる。カウンタ１１と比較レジスタ１２の内容は比較器
１３によって、常に比較されている。第２カウンタ１５
は、特に制限はされないものの、１６ビットのカウンタ
であり、第２カウンタ１５の入力クロックは、カウンタ
１１と比較レジスタ１２の内容が一致したことを示すコ
ンペアマッチ信号とされ、コンペアマッチが発生する毎
に第２カウンタ１５はカウントダウンされる。カウンタ
１１、比較レジスタ１２、タイマコントロ−ル・ステ−
タスレジスタ１４１及び第２カウンタ１５は、特に制限
はされないものの、ＣＰＵ２のメモリ空間にアドレス付
けされており、タイマモジュ−ル内デ−タレジスタＴＭ
ＤＢ、バスインタフェ−ス１１０及び内部デ−タバスを
介してＣＰＵ２がリ−ド／ライト可能とされる。

【００１４】図２は第１の実施例のタイマコントロ−ル
・ステ−タスレジスタ１４１のビット構成を示すもので
ある。ビット１、０はクロック選択ビット１・０（ＣＳ
Ｋ１、ＣＳＫ０）であり、シングルチップマイクロコン
ピュ−タのシステムクロックを分周した内部クロック３
種類又は外部クロックのいずれかをカウンタ１１の入力
クロックとして使用するかを選択する。ビット２はカウ
ンタクリアビット（ＣＣＬＲ）であり、カウンタ１１と
比較レジスタ１２の内容が一致したときにカウンタ１１
をクリアするか否かを選択する。ビット３はカウンタ許
可ビット（ＣＮＴＥ）であり、カウンタ１１がカウント
アップ動作を行うか停止するかを選択する。ビット１３
はゼロ検出フラグ（ＺＦ）であり、第２カウンタ１５の
内容がＨ’００００に一致したときに、ゼロ検出フラグ
（ＺＦ）が”１”にセットされる（Ｈ’は１６進数を表
す）。ビット１４はオ−バフロ−フラグ（ＯＶＦ）であ
り、カウンタ１１の内容がＨ’ＦＦＦＦ⇒Ｈ’００００
となると、オ−バフロ−フラグ（ＯＶＦ）が”１”にセ
ットされる。ビット１５はコンペアマッチフラグ（ＣＭ
Ｆ）であり、カウンタ１１と比較レジスタ１２の内容が
一致すると、コンペアマッチフラグ（ＣＭＦ）が”１”
にセットされる。これらのフラグが”１”にセットされ
ると、ＣＰＵ２に対して割込みを要求する。

【００１５】ステッピングモ−タの制御を行う場合は、
ＣＰＵ２はＲＯＭ３上のソフトウェアに基づいて、ステ
ッピングモ−タの動作速度に対応する値を比較レジスタ
１２に設定し、ステッピングモ−タが回転するステップ
数に対応する値を第２カウンタ１５に設定する。また、
タイマコントロ−ル・ステ−タスレジスタ１４１のクロ
ック選択ビット１・０（ＣＳＫ１、ＣＳＫ０）にステッ
ピングモ−タの動作速度に対応する値を、カウンタクリ
アビット（ＣＣＬＲ）に”１”を設定する。クロック選
択ビット１・０（ＣＳＫ１、ＣＳＫ０）によって、特に
制限はされないものの、システムクロックを２分周した
信号を選択したものとする。その後、カウンタ許可ビッ
ト（ＣＮＴＥ）を”１”にセットしてタイマの動作を開
始させる。カウンタ１１はＨ’００００から計数を開始
し、上記システムクロックを２分周した信号の、特に制
限はされないものの、立ち下がり時に１ずつカウントア
ップを行う。カウンタ１１と比較レジスタ１２の内容が
一致すると、第２カウンタ１５の内容をカウントダウン
するとともに、タイマコントロ−ル・ステ−タスレジス
タ１４１のコンペアマッチフラグ（ＣＭＦ）を”１”に
セットして、ＣＰＵ２に割込みを要求する。ＣＰＵ２は
割込みを受け付けると、ポ−トに出力しているデ−タを
１回ロ−テ−トし、このデ−タをポ−トに出力する。こ
れにより、ステッピングモ−タが１ステップ進むことに
なる。

【００１６】カウンタ１１と比較レジスタ１２のコンペ
アマッチが第２カウンタ１５に設定した回数発生すると
、第２カウンタ１５がＨ’００００になり、上記コンペ
アマッチフラグ（ＣＭＦ）の他にゼロ検出フラグ（ＺＦ
）が”１”にセットされ、ＣＰＵ２に割込みを要求する
。これにより、ステッピングモ−タは所定のステップ回
転したので、ＣＰＵ２は上記ゼロ検出割込みを受け付け
ると、特に制限はされないものの、上記カウンタ許可ビ
ット（ＣＮＴＥ）を”０”にクリアしてタイマの動作を
停止させる。特に制限はされないものの、この時、カウ
ンタ１１はＨ’００００、第２カウンタ１５はＨ’ＦＦ
ＦＦの状態で停止する。その後ＣＰＵ２は次の動作を指
示する。

【００１７】特に制限はされないものの、コンペアマッ
チ割込みが発生する毎に、ＣＰＵ２の命令実行により、
比較レジスタ１２の値を減少すれば、コンペアマッチの
頻度が高くなり、ステッピングモ−タの速度を次第に上
げていくことができ、モ−タのトルクを軽減して、装置
を円滑に動作させることができる。

【００１８】この第１の実施例においては、ＣＰＵ２が
ステッピングモ−タの回転数を管理する必要がなく、Ｃ
ＰＵの負担を軽減することができる。

【００１９】また、第１の実施例において、第２カウン
タ１５をカウンタと比較器とで構成してもよい。ゼロ検
出回路付きのカウンタよりもハ−ドウェアの規模が増大
するものの、ステッピングモ−タの制御以外の目的にも
本タイマを使用する場合には、柔軟性が増加するであろ
う。

【００２０】〔実施例２〕図３は本発明に係るタイマの
第２の実施例を示すブロック図である。図３のタイマは
、特に制限はされないものの、カウンタ１１、比較レジ
スタ１２、比較器１３、タイマコントロ−ル・ステ−タ
スレジスタ１４２、デ−タレジスタ１６、シフト回路１
７、制御論理ブロック１０２及びバスインタフェ−ス１
１０等から構成されている。この実施例が図１の第１の
実施例と異なる主な点は、第２カウンタ１５の替わりに
デ−タレジスタ１６及びシフト回路１７を付加した点で
ある。デ−タレジスタ１６は、特に制限はされないもの
の、図４に示すように８ビットのレジスタであり、ビッ
ト０、２、４及び６が、タイマデ−タ出力端子の０、１
、２、３にそれぞれ接続され、上記２本のコイルの両端
の制御が可能とされる。シフト回路１７はコンペアマッ
チが発生する毎に左又は右方向にロ−テ−トされる。 デ−タレジスタ１６は、第１の実施例特と同様にＣＰＵ
２のメモリ空間にアドレス付けされており、タイマモジ
ュ−ル内デ−タレジスタＴＭＤＢ、バスインタフェ−ス
１１０及び内部デ−タバスを介してＣＰＵ２がリ−ド／
ライト可能とされる。

【００２１】図５は第２の実施例のタイマコントロ−ル
・ステ−タスレジスタ１４２のビット構成を示すもので
ある。ビット１、０のクロック選択ビット１・０（ＣＳ
Ｋ１、ＣＳＫ０）、ビット２のカウンタクリアビット（
ＣＣＬＲ）、ビット３のカウンタ許可ビット（ＣＮＴＥ
）、ビット１４のオ−バフロ−フラグ（ＯＶＦ）及びビ
ット１５のコンペアマッチフラグ（ＣＭＦ）については
第１の実施例と同様である。しかし、ビット１３のゼロ
検出フラグ（ＺＦ）の代わりに、ビット４にシフト方向
選択ビット（ＳＨＤ）が追加され、シフト回路１７のシ
フト方向の選択を行う。

【００２２】第１の実施例と同様に、ステッピングモ−
タの制御を行う場合は、ＣＰＵ２はＲＯＭ３上のソフト
ウェアに基づいて、ステッピングモ−タの動作速度に対
応する値を比較レジスタ１２に設定し、ステッピングモ
−タが回転するステップ数に対応する値をＲＡＭ３に設
定する。また、タイマコントロ−ル・ステ−タスレジス
タ１４２のクロック選択ビット１・０（ＣＳＫ１、ＣＳ
Ｋ０）にステッピングモ−タの動作速度に対応する値を
、カウンタクリアビット（ＣＣＬＲ）に”１”を、シフ
ト方向選択ビット（ＳＨＤ）に”０”を設定する。シフ
ト方向選択ビット（ＳＨＤ）によって、特に制限はされ
ないものの、左方向シフトを選択したものとする。その
後、カウンタ許可ビット（ＣＮＴＥ）を”１”にセット
してタイマの動作を開始させる。カウンタ１１はＨ’０
０００から計数を開始し、上記システムクロックを２分
周した信号の、特に制限はされないものの、立ち下がり
時に１ずつカウントアップを行う。カウンタ１１と比較
レジスタ１２の内容が一致すると、デ−タレジスタ１６
の内容をシフト回路１７によって左方向に１回シフトす
るとともに、タイマコントロ−ル・ステ−タスレジスタ
１４２のコンペアマッチフラグ（ＣＭＦ）を”１”にセ
ットして、ＣＰＵ２に割込みを要求する。ＣＰＵ２は割
込みを受け付けると、ＲＡＭ３に記憶させたステッピン
グモ−タの回転数を更新する。これにより、ステッピン
グモ−タが１ステップ進むことになる。

【００２３】ＲＡＭ３に記憶させたステッピングモ−タ
の回転数が所定回転数に達すると、ＣＰＵ２は上記カウ
ンタ許可ビット（ＣＮＴＥ）を”０”にクリアしてタイ
マの動作を停止させ、次の動作を指示する。

【００２４】この第２の実施例においては、ＣＰＵ２が
デ−タのロ−テ−ト等の制御を行う必要がなく、ＣＰＵ
の負担を軽減することができる。

【００２５】〔実施例３〕図６は本発明に係るタイマの
第３の実施例を示すブロック図である。図６のタイマは
、特に制限はされないものの、カウンタ１１、比較レジ
スタ１２、比較器１３、タイマコントロ−ル・ステ−タ
スレジスタ１４３、第２カウンタ１５、デ−タレジスタ
１６、シフト回路１７、制御論理ブロック１０３及びバ
スインタフェ−ス１１０等から構成されている。第３の
実施例は第１の実施例と第２の実施例を組み合わせたも
のである。

【００２６】図７は第３の実施例のタイマコントロ−ル
・ステ−タスレジスタ１４３のビット構成を示すもので
ある。ビット１、０のクロック選択ビット１・０（ＣＳ
Ｋ１、ＣＳＫ０）、ビット２のカウンタクリアビット（
ＣＣＬＲ）、ビット３のカウンタ許可ビット（ＣＮＴＥ
）、ビット４のシフト方向選択ビット（ＳＨＤ）、ビッ
ト１３のゼロ検出フラグ（ＺＦ）、ビット１４のオ−バ
フロ−フラグ（ＯＶＦ）及びビット１５のコンペアマッ
チフラグ（ＣＭＦ）については第１の実施例及び第２の
実施例と同様である。

【００２７】この動作は第１の実施例及び第２の実施例
と同様であるので詳細な説明は省略する。

【００２８】この第３の実施例においては、デ−タのロ
−テ−ト及びステップ数の計数等をタイマがＣＰＵ２の
介在なしに行うことができる。

【００２９】〔実施例４〕図８は本発明に係るタイマの
第４の実施例を示すブロック図である。図８のタイマは
、特に制限はされないものの、カウンタ１１、比較レジ
スタ１２０、比較器１３、タイマコントロ−ル・ステ−
タスレジスタ１４４、定数レジスタ１８、加減算器１９
、制御論理ブロック１０４及びバスインタフェ−ス１１
０等から構成されている。この実施例が図１の第１の実
施例と異なる主な点は、第２カウンタ１５の替わりに定
数レジスタ１８及び加減算器１９を付加した点である。 定数レジスタ１８は、特に制限はされないものの、１６
ビットのレジスタであり、また、加減算器１９は、１６
ビットの算術演算器である。コンペアマッチが発生する
毎に比較レジスタ１２の内容と定数レジスタ１８の内容
が加減算器１９によって加減算され、結果を比較レジス
タ１２０に格納することが可能とされる。定数レジスタ
１８は、第１の実施例特と同様にＣＰＵ２のメモリ空間
にアドレス付けされており、タイマモジュ−ル内デ−タ
レジスタＴＭＤＢ、バスインタフェ−ス１１０及び内部
デ−タバスを介してＣＰＵ２がリ−ド／ライト可能とさ
れる。

【００３０】図９は第４の実施例のタイマコントロ−ル
・ステ−タスレジスタ１４４のビット構成を示すもので
ある。ビット１、０のクロック選択ビット１・０（ＣＳ
Ｋ１、ＣＳＫ０）、ビット２のカウンタクリアビット（
ＣＣＬＲ）、ビット３のカウンタ許可ビット（ＣＮＴＥ
）、ビット１４のオ−バフロ−フラグ（ＯＶＦ）及びビ
ット１５のコンペアマッチフラグ（ＣＭＦ）については
第１の実施例と同様である。さらに、ビット５に加減算
選択ビット（Ａ／Ｓ）及びビット６に加減算許可ビット
（ＡＳＥ）が追加されている。加減算選択ビット（Ａ／
Ｓ）は、加減算器１９が加算を行うのか減算を行うのか
の選択を行い、加減算許可ビット（ＡＳＥ）は加減算器
１９が加減算を行うか否かの選択を行う。

【００３１】本実施例において、ステッピングモ−タの
制御を行い、回転速度を次第に増加させる場合は、第１
の実施例と同様に、ＣＰＵ２はＲＯＭ３上のソフトウェ
アに基づいて、ステッピングモ−タの初期動作速度に対
応する値を比較レジスタ１２に設定し、ステッピングモ
−タが回転するステップ数に対応する値をＲＡＭ３に設
定し、さらに、ステッピングモ−タの動作速度の１ステ
ップあたりの増加量に対応する値を定数レジスタ１８に
設定する。また、タイマコントロ−ル・ステ−タスレジ
スタ１４２のクロック選択ビット１・０（ＣＳＫ１、Ｃ
ＳＫ０）にステッピングモ−タの動作速度に対応する値
を、カウンタクリアビット（ＣＣＬＲ）に”１”を、加
減算選択ビット（Ａ／Ｓ）に”０”を、及び加減算許可
ビット（ＡＳＥ）に”１”を設定する。その後、カウン
タ許可ビット（ＣＮＴＥ）を”１”にセットしてタイマ
の動作を開始させる。カウンタ１１はＨ’００００から
計数を開始し、１ずつカウントアップを行う。カウンタ
１１と比較レジスタ１２の内容が一致すると、比較レジ
スタ１２の内容から定数レジスタ１８の内容を減算する
とともに、タイマコントロ−ル・ステ−タスレジスタ１
４４のコンペアマッチフラグ（ＣＭＦ）を”１”にセッ
トして、ＣＰＵ２に割込みを要求する。ＣＰＵ２は割込
みを受け付けると、ＲＡＭ３に記憶させたステッピング
モ−タの回転数を更新する。これにより、ステッピング
モ−タが１ステップ進むことになる。

【００３２】ＲＡＭ３に記憶させたステッピングモ−タ
の回転数が所定回転数に達すると、ＣＰＵ２は上記カウ
ンタ許可ビット（ＣＮＴＥ）を”０”にクリアしてタイ
マの動作を停止させ、次の動作を指示する。

【００３３】この第４の実施例においては、ＣＰＵ２が
回転速度の増加等の制御を行う必要がなく、ＣＰＵの負
担軽減できる。

【００３４】〔実施例５〕図１０は本発明に係るタイマ
の第５の実施例の変形例を示すブロック図である。図１
０のタイマは、特に制限はされないものの、カウンタ１
１、比較レジスタ１２０、比較器１３、タイマコントロ
−ル・ステ−タスレジスタ１４５、第２カウンタ１５、
デ−タレジスタ１６、シフト回路１７、定数レジスタ１
８、加減算器１９、制御論理ブロック１０５及びバスイ
ンタフェ−ス１１０等から構成されている。この実施例
が図１の第１の実施例と異なる主な点は、デ−タレジス
タ１６、シフト回路１７、定数レジスタ１８及び加減算
器１９を付加した点である。すなわち、第３の実施例と
第４の実施例を組み合わせたものである。

【００３５】図１１は第５の実施例のタイマコントロ−
ル・ステ−タスレジスタ１４５のビット構成を示すもの
である。ビット１、０のクロック選択ビット１・０（Ｃ
ＫＳ１、ＣＫＳ０）、ビット２のカウンタクリアビット
（ＣＣＬＲ）、ビット３のカウンタ許可ビット（ＣＮＴ
Ｅ）、ビット４のビット方向選択ビット（ＳＨＤ）、ビ
ット５の加減算選択ビット（Ａ／Ｓ）、ビット６の加減
算許可ビット（ＡＳＥ）、ビット１３のゼロ検出フラグ
（ＺＦ）、ビット１４のオ−バフロ−フラグ（ＯＶＦ）
及びビット１５のコンペアマッチフラグ（ＣＭＦ）につ
いては第３の実施例及び第４の実施例と同様である。

【００３６】本実施例において、ステッピングモ−タの
制御を行い、回転速度を次第に増加させる場合は、第４
の実施例と同様に、ＣＰＵ２はＲＯＭ３上のソフトウェ
アに基づいて、ステッピングモ−タの初期動作速度に対
応する値を比較レジスタ１２０に設定し、ステッピング
モ−タが回転するステップ数に対応する値を第２カウン
タ１５に設定し、さらに、ステッピングモ−タの動作速
度の１ステップあたりの増加量に対応する値を定数レジ
スタ１８に設定する。また、タイマコントロ−ル・ステ
−タスレジスタ１４５のクロック選択ビット１・０（Ｃ
ＫＳ１、ＣＫＳ０）にステッピングモ−タの動作速度に
対応する値を、カウンタクリアビット（ＣＣＬＲ）に”
１”を、シフト方向選択ビット（ＳＨＤ）に”０”を、
加減算選択ビット（Ａ／Ｓ）に”０”を、及び加減算許
可ビット（ＡＳＥ）に”１”を設定する。その後、カウ
ンタ許可ビット（ＣＮＴＥ）を”１”にセットしてタイ
マの動作を開始させる。カウンタ１１はＨ’００００か
ら計数を開始し、１ずつカウントアップを行う。カウン
タ１１と比較レジスタ１２の内容が一致すると、デ−タ
レジスタ１６の内容をシフト回路１７によって左方向に
１回シフトし、第２カウンタ１５をカウントダウンし、
比較レジスタ１２の内容から定数レジスタ１８の内容を
減算するとともに、タイマコントロ−ル・ステ−タスレ
ジスタ１４５のコンペアマッチフラグ（ＣＭＦ）を”１
”にセットして、ＣＰＵ２に割込みを要求する。この割
込み要求に対してＣＰＵ２は行うべき処理は存在しない
ので、この割込みを無視してよい。例えば、ＣＰＵ２内
部に有する割込みマスクビットを”１”にセットするこ
とによって割込みを禁止してもよいし、タイマコントロ
−ル・ステ−タスレジスタ１４５にコンペアマッチ割込
み許可ビットを設けて、このビットを”０”に設定する
ことによって禁止してもよい。この割込みの禁止方法に
ついては、上記（株）日立製作所昭和６３年１２月発行
の『Ｈ８／５３２ＨＤ６４７５３２８　　ＨＤ６４３５
３２８　　ハ−ドウェアマニュアル』等によって公知で
あるので詳細な説明は省略する。

【００３７】この第５の実施例においては、ＣＰＵ２が
回転速度変化及び回転数の管理、デ−タのロ−テ−ト等
の制御を行う必要がなく、ＣＰＵの負担軽減できる。

【００３８】〔実施例６〕図１２は本発明に係るタイマ
の第６の実施例を示すブロック図である。図１２のタイ
マは、図９の第５の実施例のタイマに対し、比較レジス
タ１２、タイマコントロ−ル・ステ−タスレジスタ１４
５、定数レジスタ１８がそれぞれレジスタ２本で１組と
され、いわゆるダブルバッファ構成とされる。

【００３９】本実施例において、ステッピングモ−タの
制御を行い、回転速度を次第に増加させる場合は、第５
の実施例と同様に、ＣＰＵ２はＲＯＭ３上のソフトウェ
アに基づいて、ステッピングモ−タの初期動作速度に対
応する値を較レジスタ１２１に設定し、ステッピングモ
−タが回転するステップ数に対応する値を第２カウンタ
１５に設定し、さらに、ステッピングモ−タの動作速度
の１ステップあたりの増加量に対応する値を定数レジス
タ１８１に設定する。また、タイマコントロ−ル・ステ
−タスレジスタ１４５１のクロック選択ビット１・０（
ＣＫＳ１、ＣＫＳ０）にステッピングモ−タの動作速度
に対応する値を、カウンタクリアビット（ＣＣＬＲ）に
”１”を、シフト方向選択ビット（ＳＨＤ）に”０”を
、加減算選択ビット（Ａ／Ｓ）に”０”を、及び加減算
許可ビット（ＡＳＥ）に”１”を設定する。その後、カ
ウンタ許可ビット（ＣＮＴＥ）を”１”にセットすると
、これらのデ−タは比較レジスタ１２２、定数レジスタ
１８２及びタイマコントロ−ル・ステ−タスレジスタ１
４５２に格納されるとともに、タイマの動作を開始させ
る。その後、ＣＰＵ２はタイマの次の動作のためのデ−
タを比較レジスタ１２１、定数レジスタ１８１及びタイ
マコントロ−ル・ステ−タスレジスタ１４５１に設定す
る。カウンタ１１はＨ’００００から計数を開始し、１
ずつカウントアップを行う。カウンタ１１と比較レジス
タ１２２の内容が一致すると、デ−タレジスタ１６の内
容をシフト回路１７によって左方向に１回シフトし、第
２カウンタ１５をカウントダウンし、比較レジスタ１２
２の内容から定数レジスタ１８２の内容を減算するとと
もに、タイマコントロ−ル・ステ−タスレジスタ１４５
のコンペアマッチフラグ（ＣＭＦ）を”１”にセットし
て、ＣＰＵ２に割込みを要求する。この割込み要求に対
してＣＰＵ２は行うべき処理は存在しないので、この割
込みを無視してよい。

【００４０】カウンタ１１と比較レジスタ１２２のコン
ペアマッチが第２カウンタ１５に格納した回数発生する
と、ゼロ検出フラグ（ＺＦ）が”１”にセットされ、比
較レジスタ１２１、定数レジスタ１８１及びタイマコン
トロ−ル・ステ−タスレジスタ１４５１のデ−タがそれ
ぞれ比較レジスタ１２２、定数レジスタ１８２及びタイ
マコントロ−ル・ステ−タスレジスタ１４５２に転送さ
れる。上記同様にＣＰＵ２に割込みを要求する。ＣＰＵ
２は上記ゼロ検出割込みを受け付ける、タイマの次の動
作のためのデ−タを比較レジスタ１２１、定数レジスタ
１８１及びタイマコントロ−ル・ステ−タスレジスタ１
４５１に設定する。特に制限はされないものの、カウン
タ許可ビット（ＣＮＴＥ）を”０”にクリアしてタイマ
の動作を停止させる。この時、カウンタ１１はＨ’００
００の状態で停止する。

【００４１】この第６の実施例においては、回転速度を
増加させつつ、モ−タを回転させ、後に定速度で回転さ
せる動作を連続して行わせることができる。割込み要求
に対しても即座に受け付ける必要がなく、ＣＰＵの負担
を大きく軽減できる。

【００４２】〔実施例７〕図１３は本発明に係るタイマ
の第７の実施例を示すブロック図である。図１３のタイ
マは、図６の第３の実施例に対し、タイマコントロ−ル
・ステ−タスレジスタ１４が、それぞれ８ビットのレジ
スタ、タイマコントロ−ル・ステ−タスレジスタ１４７
、タイマコントロ−ルレジスタ１４８、タイマモ−ドレ
ジスタ１４９で構成され、第２カウンタ１５が、第２カ
ウンタ１５１、第２比較レジスタ１５２、第２比較器１
５３で構成され、タイマデ−タ出力端子４本の他に、タ
イマ出力端子が付加されている。第２カウンタ１５１、
第２比較レジスタ１５２、タイマコントロ−ル・ステ−
タスレジスタ１４７、タイマコントロ−ルレジスタ１４
８及びタイマモ−ドレジスタ１４９は、第１の実施例と
同様にＣＰＵ２のメモリ空間にアドレス付けされており
、タイマモジュ−ル内デ−タレジスタＴＭＤＢ、バスイ
ンタフェ−ス１１０及び内部デ−タバスを介してＣＰＵ
２がリ−ド／ライト可能とされる。

【００４３】図１４は第７の実施例のタイマコントロ−
ル・ステ−タスレジスタ１４７、タイマコントロ−ルレ
ジスタ１４８及びタイマモ−ドレジスタ１４９のビット
構成を示すものである。タイマコントロ−ル・ステ−タ
スレジスタ１４７のビット３〜０はアウトプットセレク
ト３〜０ビット（ＯＳ３〜ＯＳ０）であり、コンペアマ
ッチ又は第２コンペアマッチによりタイマ出力端子の出
力レベルをどのように変化させるかを選択する。アウト
プットセレクト３、２ビット（ＯＳ３、ＯＳ２）が第２
コンペアマッチによる出力レベルを選択し、アウトプッ
トセレクト１、０ビット（ＯＳ１、ＯＳ０）がコンペア
マッチによる出力レベルを選択する。アウトプットセレ
クト１、０ビット（ＯＳ１、ＯＳ０）がいずれも”０”
のときコンペアマッチが発生してもタイマ出力端子の出
力レベルは変化しない。アウトプットセレクト１ビット
（ＯＳ１）が”０”かつ、アウトプットセレクト０ビッ
ト（ＯＳ０）が”１”のときはコンペアマッチが発生す
るとタイマ出力端子の出力レベルはロウレベルとされる
。アウトプットセレクト１ビット（ＯＳ１）が”１”か
つ、アウトプットセレクト０ビット（ＯＳ０）が”０”
のときはコンペアマッチが発生するとタイマ出力端子の
出力レベルはハイレベルとされる。アウトプットセレク
ト１、０ビット（ＯＳ１、ＯＳ０）がいずれも”１”の
ときコンペアマッチが発生してもタイマ出力端子の出力
レベルは反転される。アウトプットセレクト３、２ビッ
ト（ＯＳ３、ＯＳ２）についても同様である。特に制限
はされないものの、コンペアマッチ、第２コンペアマッ
チが同時に発生すると反転出力、ハイレベル出力、ロウ
レベル出力の順に優先されてタイマ出力レベルは変化す
る。また、アウトプットセレクト３〜０ビット（ＯＳ３
〜ＯＳ０）が全て”０”のときはタイマ出力は行われず
、当該端子は入出力ポ−トとして使用される。 ビット４は第２オ−バフロ−フラグ（ＯＶＦ２）であり
、第２カウンタ１５１がＨ’ＦＦＦＦ⇒Ｈ’００００と
なったとき”１”にセットされる。ビット５は第２コン
ペアマッチフラグ（ＣＭＦ２）であり第２コンペアマッ
チが発生したとき”１”にセットされる。ビット６はオ
−バフロ−フラグ（ＯＶＦ）、ビット７はコンペアマッ
チフラグ（ＣＭＦ）であり、これらについては上記同様
であるので詳細な説明は省略する。

【００４４】タイマコントロ−ルレジスタ１４８のビッ
ト１、０の第２カウンタクロック選択ビット１・０（Ｃ
ＫＳ２１、ＣＫＳ２０）であり、第２カウンタ１５１の
入力クロックを選択する。第２カウンタクロック選択ビ
ット１・０（ＣＫＳ２１、ＣＫＳ２０）がいずれも”０
”のとき第２カウンタ１５１は１６ビットカウンタ１１
のオ−バフロ−によって、第２カウンタクロック選択ビ
ット１（ＣＫＳ２１）が”０”かつ、第２カウンタクロ
ック選択ビット０（ＣＫＳ２０）が”１”のとき第２カ
ウンタ１５１はカウンタ１１のコンペアマッチによって
、第２カウンタクロック選択ビット１（ＣＫＳ２１）が
”１”かつ、第２カウンタクロック選択ビット０（ＣＫ
Ｓ２０）が”０”のとき第２カウンタ１５１はカウンタ
１１と同一のクロックで、第２カウンタクロック選択ビ
ット１・０（ＣＫＳ２１、ＣＫＳ２０）がいずれも”１
”のときタイマクロック入力端子から入力される外部ク
ロックによって、それぞれカウントアップされる。ビッ
ト３、２はクロック選択ビット３・２（ＣＫＳ１、ＣＫ
Ｓ０）であり、カウンタ１１の入力クロックを選択する
。クロック選択ビット３・２（ＣＫＳ１、ＣＫＳ０）が
いずれも”０”のときカウンタ１１はシステムクロック
を図示はされない分周器によって２分周したクロックに
よって、クロック選択ビット３（ＣＫＳ１）が”０”か
つ、クロック選択ビット２（ＣＫＳ０）が”１”のとき
システムクロックを４分周したクロックによって、クロ
ック選択ビット３（ＣＫＳ１）が”１”かつ、クロック
選択ビット２（ＣＫＳ０）が”０”のときシステムクロ
ックを８分周したクロックによって、クロック選択ビッ
ト３・２（ＣＫＳ１、ＣＫＳ０）がいずれも”１”のと
きタイマクロック入力端子から入力される外部クロック
によって、それぞれカウントアップされる。ビット７〜
４はコンペアマッチ割込み許可（ＣＭＩＥ）、オ−バフ
ロ−割込み許可（ＯＶＩＥ）、第２コンペアマッチ割込
み許可（ＣＭＩ２Ｅ）、第２オ−バフロ−割込み許可（
ＯＶＩ２Ｅ）ビットであり、それぞれ、コンペアマッチ
フラグ（ＣＭＦ）、オ−バフロ−フラグ（ＯＶＦ）、第
２コンペアマッチフラグ（ＣＭＦ２）、第２オ−バフロ
−フラグ（ＯＶＦ２）が”１”にセットされたときにＣ
ＰＵ２に対して割込みを要求するかしないかを選択する
。

【００４５】タイマモ−ドレジスタ１４９のビット０は
第２カウンタクリアビット（ＣＣＬＲ２）であり、本ビ
ットが”１”にセットされた状態で第２コンペアマッチ
が発生するとカウンタ１１及び第２カウンタ１５１がＨ
’００００にクリアされる。本ビットが”０”のときは
コンペアマッチが発生してもカウント動作に影響を与え
ない。ビット１はカウンタクリアビット（ＣＣＬＲ）で
あり、本ビットが”１”にセットされた状態でコンペア
マッチが発生するとカウンタ１１のみがＨ’００００に
クリアされる。本ビットが”０”のときはコンペアマッ
チが発生してもカウント動作に影響を与えない。ビット
３、２はカウント許可１、０ビット（ＣＮＴＥ１、０）
であり、カウント許可１、０ビット（ＣＮＴＥ１、０）
がいずれも”０”の状態ではカウンタ１１及び第２カウ
ンタ１５１のいずれも停止状態とされる。カウント許可
１ビット（ＣＮＴＥ１）が”０”かつカウント許可０ビ
ット（ＣＮＴＥ０）が”１”のときは、第２コンペアマ
ッチフラグ（ＣＭＦ２）”０”のときカウンタ１１及び
第２カウンタ１５１のカウント動作を行い、第２コンペ
アマッチフラグ（ＣＭＦ２）が”１”のときカウンタ１
１及び第２カウンタ１５１のいずれも停止状態とされる
。カウント許可１ビット（ＣＮＴＥ１）が”１”のとき
はカウント許可０ビット（ＣＮＴＥ０）の値に関係なく
カウンタ１１及び第２カウンタ１５１のカウント動作を
行う。ビット４はビット方向選択ビット（ＳＨＤ）であ
り、コンペアマッチが発生したときデ−タレジスタ１６
の内容を左方向にロ−テ−トするか右方向にロ−テ−ト
するかを選択する。ビット５はタイマデ−タアウトプッ
ト許可ビット（ＴＭＯＥ）であり、デ−タレジスタ１６
の内容をタイマデ−タ出力端子に出力するかしないかを
選択する。

【００４６】図１５に本実施例のタイマをステッピング
モ−タの制御に利用した動作タイミング例を示す。まず
、モ−タの回転速度に対応した内容を比較レジスタ１２
に、モ−タの回転数に対応する内容を第２比較レジスタ
１５２に設定する。第２カウンタ１５１の入力クロック
をカウンタ１１のコンペアマッチ信号とするように第２
カウンタクロック選択ビット１・０（ＣＫＳ２１、ＣＫ
Ｓ２０）をそれぞれ”０”、”１”にする。デ−タレジ
スタ１６の内容をタイマデ−タ出力端子に出力するよう
にタイマデ−タアウトプット許可ビット（ＴＭＯＥ）を
”１”にセットする。デ−タレジスタ１６にＨ’０７を
設定する。第２コンペアマッチによりカウンタ１１及び
第２カウンタ１５１を停止するようにカウント許可１、
０ビット（ＣＮＴＥ１、０）をそれぞれ”０”、”１”
、カウンタクリアビット（ＣＣＬＲ）を”１”、第２カ
ウンタクリアビット（ＣＣＬＲ２）を”１”にして、タ
イマの動作を開始する。カウンタ１１がコンペアマッチ
を発生する毎にデ−タレジスタ１６の内容が左方向にロ
−テ−トし、モ−タは１ステップづつ回転する。 第２コンペアマッチが発生すると所定回転数回転したこ
とになり、タイマの動作は停止する。

【００４７】図１６に、本実施例のタイマをＰＷＭ（Ｐ
ｕｌｓｅ　ＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）出力に利
用した動作タイミング例を示す。カウンタ１１と第２カ
ウンタ１５１に同一のクロックが入力するように、例え
ば第２カウンタクロック選択ビット１・０（ＣＫＳ２１
、ＣＫＳ２０）を”１”、”０”に、クロック選択ビッ
ト３・２（ＣＫＳ１、ＣＫＳ０）を”０”、”０”にす
る。第２コンペアマッチによってカウンタ１１及び第２
カウンタ１５１がＨ’００００にクリアされすように第
２カウンタクリアビット（ＣＣＬＲ２）を”１”にする
。コンペアマッチによりロウレベル出力、第２コンペア
マッチによりハイレベル出力となるようにアウトプット
セレクト３〜０ビット（ＯＳ３〜ＯＳ０）を”０”、”
１”、”１”、”０”にする。その後、カウント許可１
ビット（ＣＮＴＥ１）を”１”にする。これにより、周
期が第２比較レジスタ１５２、パルス幅が比較レジスタ
１２の波形がＣＰＵ２の介在なく出力することができる
。本利用例では、デ−タレジスタ１６、シフト回路１７
は使用しないので削除すればハ−ドウェア規模を縮小す
ることができる。

【００４８】〔実施例８〕図１７は本発明に係るタイマ
の第８の実施例を示すブロック図である。図１７のタイ
マは、図１３の第７の実施例に対し、第２カウンタ１５
１が上位８ビットと下位８ビットに分割可能とされ、さ
らに、第２比較器１５３が上位８ビット比較器１５３２
、下位８ビット比較器１５３１に分割可能とされて構成
される。第２カウンタ１５１及び第２比較器１５３が上
位８ビット、下位８ビットに分割した場合には下位８ビ
ットのコンペアマッチによりＣＰＵ２に割込みを要求可
能とされ、下位８ビットのコンペアマッチにより、第２
カウンタ１５１の下位８ビットをＨ’００にクリアする
とともに上位８ビットをカウントアップする。

【００４９】モ−タのトルクを小さくしつつモ−タを回
転させるには比較レジスタ１２の内容を順次変更してい
けばよい。これを、コンペアマッチ所定回毎に比較レジ
スタ１２の内容を変更するようにすればソフトウェアの
負担を更に軽減できる。例えば、上記下位８ビットのコ
ンペアマッチを利用して、第２比較レジスタの下位にＨ
’４を設定すればコンペアマッチ４回毎に割込みを受付
けることができる。この下位８ビットのコンペアマッチ
毎に、比較レジスタ１２の内容を変更するようにすれば
、ＣＰＵ２が割込み処理を行う時間間隔が４倍になり、
この間にＣＰＵ２が他の処理を行うことができる。

【００５０】〔論理回路例〕図１８は論理回路例に用い
る特殊な記号を示す表である。図１９はカウンタ回路の
具体的な論理回路例でである。図１９には代表的な２ビ
ット分のカウンタ回路が示されている。カウンタ回路は
タイマモジュ−ル内デ−タバスＴＭＤＢと接続され、常
にリ−ド／ライト可能とされ、また、カウンタクリア信
号により、全ビット”０”にクリア可能とされている。 特に制限はされないものの、クロック選択ビットで選択
されたクロックの立ち下がりエッジによって生成される
カウンタクロックによって桁上がりが許可される。直列
に接続されたｎチャネルＭＯＳＦＥＴ（　ｍｅｔａｌ　
ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ
　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）回路を通じて
、下位ビットから桁上がりがあると、そのビットのデ−
タはＥＮＯＲ（ｅｘｃｌｕｓｉｖｅｎｏｒ：イクスクル
−シブノア）回路によって反転される。また、そのビッ
トも”１”であると上位に桁上がりを生ずる。全ビット
が”１”であると、次にカウンタクロックが発生したと
きにオ−バフロ−信号が発生する。

【００５１】図２０は比較回路、図２１は加減算回路、
図２２はシフト回路の具体的な論理回路例である。図２
０〜２２には代表的に、それぞれ２ビット分の回路が示
されている。

【００５２】上記実施例によれば以下の効果を得るもの
である。すなわち、所定の時間が経過したときに、その
タイマカウンタとは別のデ−タを加工する手段を設ける
ことにより、ＣＰＵ２がステッピングモ−タの回転速度
変化、回転数の管理及びデ−タの制御等を行う必要がな
く、ＣＰＵの負担を軽減することができる。

【００５３】以上本発明者によってなされた発明は実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能である。

【００５４】例えば、シングルチップマイクロコンピュ
−タに内蔵されるその他の機能ブロックの数、種類又は
内部バスの構成等については何等限定されない。また、
カウンタ回路及び比較回路等のタイマの各ブロックの具
体的構成は上記実施例に限定されず、その他種々変更可
能である。さらに、実施例を相互に組合せせ構成するこ
とも可能であり、実施例の１部を取り出して利用するこ
とも可能である。

【００５５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュ−タに内蔵されるタイマに適
用した場合について説明したが、それに限定されるもの
ではなく、その他のデ−タ処理装置にも適用可能であり
、本発明は少なくともタイマとタイマを制御する処理装
置を有するデ−タ処理装置に適用することができる。 例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ及びタイマ等が単一の
半導体基板上に構成される必要はなく、マルチチップマ
イクロコンピュ−タシステム等にも適用できる。

【００５６】また、本タイマの応用もステッピングモ−
タに限定されるものではなく、パワ−ＭＯＳＦＥＴ等の
パワ−ドライブ素子といっしょに用いることでＯＡ機器
、ＡＶ機器、カメラ等に用いられるブラシレスモ−タ等
各種小形モ−タの制御にも適用できる。さらに、モ−タ
の制御だけでなく種々の応用が可能である。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５８】すなわち、所定の時間が経過し、タイマか
らの信号によってＣＰＵが行うべき処理の一部又は全部
をタイマのハ−ドウェアによって行わしめることにより
、ＣＰＵの介在が少なくなり、タイマがシステムバス（
内部バス７）から分離して動作することができるので、
その間ＣＰＵは別の処理ができ、マイクロコンピュ−タ
の全体的な処理時間を向上することができる。

【００５９】また、ソフトウェアの量を減少することが
できるので、シングルチップマイクロコンピュ−タに内
蔵されるプログラムを格納するＲＯＭの容量を少なくす
ることができ、シングルチップマイクロコンピュ−タの
チップサイズが小さくなり、シングルチップマイクロコ
ンピュ−タのコストを下げることが可能になる。一方、
シングルチップマイクロコンピュ−タに内蔵されるプロ
グラムを格納するＲＯＭの容量をそのままにした場合は
、別の処理をするためのプログラムを格納することがで
き、システムアプリケ−ションが広がる。

【００６０】さらに、プログラムが簡単になり、ソフト
ウェアの量も減少することができるので、シングルチッ
プマイクロコンピュ−タを用いたシステムの開発期間を
短縮することができ、シングルチップマイクロコンピュ
−タで制御されるシステムのコストも下げることが可能
になる。

【図面の簡単な説明】

【図１】第１の実施例のタイマのブロック図

【図２】第
１の実施例のタイマコントロ−ルレジスタのビット構成
図

【図３】第２の実施例のタイマのブロック図

【図４】デ
−タレジスタ１６及びシフト回路１７の詳細ブロック図

【図５】第２の実施例のタイマコントロ−ルレジスタの
ビット構成図

【図６】第３の実施例のタイマのブロック図

【図７】第
３の実施例のタイマコントロ−ルレジスタのビット構成
図

【図８】第４の実施例のタイマのブロック図

【図９】第
４の実施例のタイマコントロ−ルレジスタのビット構成
図

【図１０】第５の実施例のタイマのブロック図

【図１１
】第５の実施例のタイマコントロ−ルレジスタのビット
構成図

【図１２】第６の実施例のタイマのブロック図

【図１３
】第７の実施例のタイマのブロック図

【図１４】第７の
実施例のタイマコントロ−ルレジスタ等のビット構成図

【図１５】ステッピングモ−タの制御に利用した動作タ
イミング例図

【図１６】ＰＷＭ出力に利用した動作タイミング例図

【
図１７】第８の実施例のタイマのブロック図

【図１８】
論理回路例に用いる記号

【図１９】カウンタ回路の論理回路例

【図２０】比較回路の論理回路例

【図２１】加減算回路の論理回路例

【図２２】シフト回路の論理回路例

【図２３】シングルチップマイクロコンピュ−タのブロ
ック図

【図２４】ステッピングモ−タの駆動回路例

【符号の説明】

１…タイマ、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、５
…ＳＣＩ、６…入出力ポ−ト、７…内部バス、８…シン
グルチップマイクロコンピュ−タ、９…タイマ出力、１
１…カウンタ、１２…比較レジスタ、１３…比較器、１
４１〜１４９…コントロ−ル・ステ−タスレジスタ、１
５…第２カウンタ、１６…デ−タレジスタ、１７…シフ
ト回路、１８…定数レジスタ、１９…加減算回路、１０
１〜１０８…制御論理ブロック、１１０…バスインタフ
ェ−ス

Claims (14)

【特許請求の範囲】
1. 【請求項１】計数手段と計数値が所定値に達したことを
   判定する手段とを備えたタイマにおいて、デ−タ保持手
   段とデ−タ加工手段とを有し、上記計数手段が計数する
   計数値が所定値に達したことを契機として、上記デ−タ
   保持手段に保持したデ−タを上記デ−タ加工手段によっ
   て加工することを可能とするようにされてなることを特
   徴とするタイマ。
2. 【請求項２】上記デ−タ加工手段は減算処理をするよう
   にされてなること特徴とする請求項１記載のタイマ。
3. 【請求項３】上記デ−タ加工手段は加算処理をするよう
   にされてなること特徴とする請求項１記載のタイマ。
4. 【請求項４】上記デ−タ加工手段はシフト処理をするよ
   うにされてなること特徴とする請求項１記載のタイマ。
5. 【請求項５】上記加工したデ−タを上記デ−タ保持手段
   に保持するようにされてなること特徴とする請求項１乃
   至請求項４記載のタイマ。
6. 【請求項６】上記デ−タ保持手段に保持したデ−タの一
   部又は全部を外部に出力するようにされてなること特徴
   とする請求項１乃至請求項５記載のタイマ。
7. 【請求項７】上記デ−タ保持手段に保持したデ−タが所
   定値に達したことを判定する手段を有することを特徴と
   する請求項１乃至請求項６記載のタイマ。
8. 【請求項８】計数手段と、計数値が所定値に達したこと
   を判定する手段と、デ−タ保持手段とデ−タ加工手段と
   を有し、上記計数手段が計数する計数値が所定値に達し
   たことを契機として、上記デ−タ保持手段に保持したデ
   −タを上記デ−タ加工手段によって加工することを可能
   とするようにされてなるタイマと、更にデ−タ処理手段
   を有し、上記デ−タ処理手段の制御によって上記タイマ
   が動作するようにされてなること特徴とするマイクロコ
   ンピュ−タシステム。
9. 【請求項９】上記計数手段の計数する計数値を上記デ−
   タ処理装置が読み出し可能とするようにされてなること
   を特徴とする請求項８のマイクロコンピュ−タシステム
   。
10. 【請求項１０】上記デ−タ保持手段が保持するデ−タを
    上記デ−タ処理装置が書き込み可能とするようにされて
    なることを特徴とする請求項８のマイクロコンピュ−タ
    システム。
11. 【請求項１１】上記デ−タ保持手段に保持したデ−タが
    所定値に達したことを判定する手段を有することを特徴
    とする請求項８乃至請求項１０記載のマイクロコンピュ
    −タシステム。
12. 【請求項１２】上記デ−タ保持手段に保持したデ−タが
    所定値に達したことを上記デ−タ処理装置に伝達する手
    段を有することを特徴とする請求項８乃至請求項１１記
    載のマイクロコンピュ−タシステム。
13. 【請求項１３】請求項８乃至請求項１２記載のマイクロ
    コンピュ−タシステムが単一の半導体装置からなるよう
    にされてなることを特徴とするシングルチップマイクロ
    コンピュ−タ。
14. 【請求項１４】請求項１３に記載のシングルチップマイ
    クロコンピュ−タとステッピングモ−トとからなるよう
    にされてなることを特徴とするシングルチップマイクロ
    コンピュ−タシステム。