JPH04225558A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH04225558A JPH04225558A JP2408119A JP40811990A JPH04225558A JP H04225558 A JPH04225558 A JP H04225558A JP 2408119 A JP2408119 A JP 2408119A JP 40811990 A JP40811990 A JP 40811990A JP H04225558 A JPH04225558 A JP H04225558A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- insulating film
- electrode
- capacitor
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に係り、特にデータ蓄積領域（キャパシタ
−）に蓄積された電荷により情報記憶を行う、１トラン
ジスター／１キャパシターのメモリーセル構造を持つ半
導体記憶装置およびその製造方法に関する。
その製造方法に係り、特にデータ蓄積領域（キャパシタ
−）に蓄積された電荷により情報記憶を行う、１トラン
ジスター／１キャパシターのメモリーセル構造を持つ半
導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体メモリー装置では、高集
積化に伴い、そのメモリーセルの面積が縮小されてくる
ため、セル部の容量値を大きくする１方法として、図３
に示すようなデータ線上部にキャパシター部を設けたス
タック型メモリーセルが提案されている（Ｓ．Ｋｉｍｕ
ｒａ，Ａ Ｎｅｗ Ｓｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ ＤＲＡＭ Ｃｅｌｌ Ｃｈａｒａｃｔ
ｅｒｉｚｅｄ ｂｙ ａＳｔｏｒａｇｅ Ｃａｐ
ａｃｉｔｏｒ ｏｎ ａ Ｂｉｔ−ｌｉｎｅ
Ｓｔｒｕｃｔｕｒｅ，ＩＥＤＭ Ｔｅｃｈ． Ｄｉ
ｇ．，ＰＰ．５９６−５９９，Ｄｅｃ．１９８８．）。 図３において、２１は半導体基板、２２は分離領域、２
３はトランジスター、２４はビット線、２５は第１の層
間絶縁膜、２６、２６ａは開孔部、２７はノード電極、
２７ａは第１の配線層、２８は容量絶縁膜、２９はプレ
ート電極、３０は第２の層間絶縁膜、３１は開孔部、３
２は第２の配線層である。
積化に伴い、そのメモリーセルの面積が縮小されてくる
ため、セル部の容量値を大きくする１方法として、図３
に示すようなデータ線上部にキャパシター部を設けたス
タック型メモリーセルが提案されている（Ｓ．Ｋｉｍｕ
ｒａ，Ａ Ｎｅｗ Ｓｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ ＤＲＡＭ Ｃｅｌｌ Ｃｈａｒａｃｔ
ｅｒｉｚｅｄ ｂｙ ａＳｔｏｒａｇｅ Ｃａｐ
ａｃｉｔｏｒ ｏｎ ａ Ｂｉｔ−ｌｉｎｅ
Ｓｔｒｕｃｔｕｒｅ，ＩＥＤＭ Ｔｅｃｈ． Ｄｉ
ｇ．，ＰＰ．５９６−５９９，Ｄｅｃ．１９８８．）。 図３において、２１は半導体基板、２２は分離領域、２
３はトランジスター、２４はビット線、２５は第１の層
間絶縁膜、２６、２６ａは開孔部、２７はノード電極、
２７ａは第１の配線層、２８は容量絶縁膜、２９はプレ
ート電極、３０は第２の層間絶縁膜、３１は開孔部、３
２は第２の配線層である。
【０００３】図３において、第１の配線層２７ａはノー
ド電極２７と容量絶縁膜２８とプレート電極２９で構成
されるキャパシターを形成した上部に形成されている。
ド電極２７と容量絶縁膜２８とプレート電極２９で構成
されるキャパシターを形成した上部に形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、メモリーセル領域に周辺回路部より余分
にキャパシターのノード電極およびプレート電極を形成
するためにメモリーセル領域と周辺回路部の段差が大き
くなり、これによる第１の配線層のホトリソグラフィー
でのパターニング精度の問題、さらに周辺回路部の下地
基板とのコンタクト部の段差が大きくなることによる第
１の配線層の断線という課題を有していた。
来の構成では、メモリーセル領域に周辺回路部より余分
にキャパシターのノード電極およびプレート電極を形成
するためにメモリーセル領域と周辺回路部の段差が大き
くなり、これによる第１の配線層のホトリソグラフィー
でのパターニング精度の問題、さらに周辺回路部の下地
基板とのコンタクト部の段差が大きくなることによる第
１の配線層の断線という課題を有していた。
【０００５】本発明は上記従来の課題を解決するもので
、第１の配線層のコンタクト部での断線を防止し、ホト
リソグラフィーでのパターニングを容易にした半導体記
憶装置およびその製造方法を提供することを目的とする
。
、第１の配線層のコンタクト部での断線を防止し、ホト
リソグラフィーでのパターニングを容易にした半導体記
憶装置およびその製造方法を提供することを目的とする
。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の、半導体記憶装置は、ビット線の上部に設け
たスタック型キャパシターのノード電極と周辺回路部の
第１の配線層とを同一層に設け、キャパシターの他方の
電極であるプレート電極を容量絶縁膜を介してノード電
極の上部に設け、第２の配線層をプレート電極および第
１の配線層に接続した構成を有しており、また本発明の
半導体装置の製造方法は、半導体基板に所定のトランジ
スター、ビット線および、第１の層間絶縁膜を形成する
工程、第１の層間絶縁膜の所定領域に開孔部を写真食刻
法を用いて形成し、この開孔部を通って半導体基板中の
メモリーセルの所定領域に接続するノード電極および周
辺回路部に接続した第１の配線層を同時に形成する工程
、ノード電極の上部に容量絶縁膜を介してプレート電極
を形成した後、その上部に形成した第２の層間絶縁膜中
に設けた開孔部を通ってプレート電極および第１の配線
層に接続する第２の配線層を形成する工程からなる構成
を有している。
に本発明の、半導体記憶装置は、ビット線の上部に設け
たスタック型キャパシターのノード電極と周辺回路部の
第１の配線層とを同一層に設け、キャパシターの他方の
電極であるプレート電極を容量絶縁膜を介してノード電
極の上部に設け、第２の配線層をプレート電極および第
１の配線層に接続した構成を有しており、また本発明の
半導体装置の製造方法は、半導体基板に所定のトランジ
スター、ビット線および、第１の層間絶縁膜を形成する
工程、第１の層間絶縁膜の所定領域に開孔部を写真食刻
法を用いて形成し、この開孔部を通って半導体基板中の
メモリーセルの所定領域に接続するノード電極および周
辺回路部に接続した第１の配線層を同時に形成する工程
、ノード電極の上部に容量絶縁膜を介してプレート電極
を形成した後、その上部に形成した第２の層間絶縁膜中
に設けた開孔部を通ってプレート電極および第１の配線
層に接続する第２の配線層を形成する工程からなる構成
を有している。
【０００７】
【作用】この構成によって、メモリーセル領域と周辺回
路部の段差を小さくできるので、第１の配線層のホトリ
ソグラフィーでのパターニングが容易になり、さらに周
辺回路部の下地基板とのコンタクト部の段差も小さくで
きるので第１の配線層のコンタクト部での断線を防止で
きる。
路部の段差を小さくできるので、第１の配線層のホトリ
ソグラフィーでのパターニングが容易になり、さらに周
辺回路部の下地基板とのコンタクト部の段差も小さくで
きるので第１の配線層のコンタクト部での断線を防止で
きる。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【０００９】図１は本発明による半導体記憶装置の一実
施例であるＤＲＡＭの断面図である。図において、１は
半導体基板、２は分離領域、３はトランジスター、４は
ビット線、５は第１の層間絶縁膜、６、６ａは同時に形
成した開孔部、７はノード電極、７ａは第１の配線層、
８は容量絶縁膜、９はプレート電極、１０は第２の層間
絶縁膜、１１は開孔部、１２は第２の配線層である。
施例であるＤＲＡＭの断面図である。図において、１は
半導体基板、２は分離領域、３はトランジスター、４は
ビット線、５は第１の層間絶縁膜、６、６ａは同時に形
成した開孔部、７はノード電極、７ａは第１の配線層、
８は容量絶縁膜、９はプレート電極、１０は第２の層間
絶縁膜、１１は開孔部、１２は第２の配線層である。
【００１０】図１において、所定の分離領域２、トラン
ジスター３、ビット線４、第１の層間絶縁膜５（これよ
り下部に形成する層間絶縁膜は説明を省く）を形成した
半導体基板１の上に所定の開孔部、６，６ａを通って下
地基板に接続されたノード電極７および第１の配線層７
ａを同一層に形成している。このノード電極７の上に容
量絶縁膜８、プレート電極９よりなるキャパシターが形
成されている。そして、容量絶縁膜８とプレート電極９
に第２の層間絶縁膜１０の所定の開孔部１１を通って接
続された第２の配線層１２が形成されている。
ジスター３、ビット線４、第１の層間絶縁膜５（これよ
り下部に形成する層間絶縁膜は説明を省く）を形成した
半導体基板１の上に所定の開孔部、６，６ａを通って下
地基板に接続されたノード電極７および第１の配線層７
ａを同一層に形成している。このノード電極７の上に容
量絶縁膜８、プレート電極９よりなるキャパシターが形
成されている。そして、容量絶縁膜８とプレート電極９
に第２の層間絶縁膜１０の所定の開孔部１１を通って接
続された第２の配線層１２が形成されている。
【００１１】上記のＤＲＡＭは、情報を電荷の形で保持
するノード電極７、容量絶縁膜８およびプレート電極９
よりなるキャパシター部と、その電荷を外部回路とやり
とりするためのビット線４、第１の配線層７ａ、第２の
配線層１２およびトランジスター３により構成されてい
る。
するノード電極７、容量絶縁膜８およびプレート電極９
よりなるキャパシター部と、その電荷を外部回路とやり
とりするためのビット線４、第１の配線層７ａ、第２の
配線層１２およびトランジスター３により構成されてい
る。
【００１２】以上のように本実施例によれば、メモリー
セル領域と周辺回路部の段差を小さくできるので、第１
の配線層のホトリソグラフィーでのパターニングが容易
になり、さらに周辺回路部の下地基板とのコンタクト部
の段差も小さくできるので、第１の配線層のコンタクト
部での断線の防止が可能となる。
セル領域と周辺回路部の段差を小さくできるので、第１
の配線層のホトリソグラフィーでのパターニングが容易
になり、さらに周辺回路部の下地基板とのコンタクト部
の段差も小さくできるので、第１の配線層のコンタクト
部での断線の防止が可能となる。
【００１３】図２は本発明による半導体記憶装置の製造
方法の工程断面図である。まず図２（ａ）に示すように
、例えば絶縁膜を用いた埋め込み分離法で形成した分離
領域２とトランジスター３を形成した半導体基板１の上
に高融点シリサイドやそのポリサイドを用いたビット線
４を写真食刻法で形成し、その後酸化シリコン膜などの
第１の層間絶縁膜５を例えばＣＶＤ法で形成する。
方法の工程断面図である。まず図２（ａ）に示すように
、例えば絶縁膜を用いた埋め込み分離法で形成した分離
領域２とトランジスター３を形成した半導体基板１の上
に高融点シリサイドやそのポリサイドを用いたビット線
４を写真食刻法で形成し、その後酸化シリコン膜などの
第１の層間絶縁膜５を例えばＣＶＤ法で形成する。
【００１４】次に図２（ｂ）に示すように、メモリーセ
ルの下地所定領域および周辺回路部の下地所定領域に接
続する開孔部６，６ａを写真食刻法で同時に形成した後
、例えば、タングステン（Ｗ）などの高融点金属や、ア
ルミニウム（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）な
どのアルミ系金属、またはＣｕなどの配線材料をＣＶＤ
法やスパッタ法で形成する。その後、所定のノード電極
７と周辺回路部の第１の配線層７ａを写真食刻法で同時
に形成する。次に図２（ｃ）に示すように、例えばチタ
ンサンバリウム（ＢａＴｉＯ３）等の強誘電体膜または
タンタル（Ｔａ）やチタン（Ｔｉ）等の酸化膜を容量絶
縁膜８としてＣＶＤ法やスパッタ法で形成し、その上部
にＷなどの高融点金属や、Ａｌ−Ｓｉ−Ｃｕなどのアル
ミ系金属、またはＣｕなどの配線材料をＣＶＤ法やスパ
ッタ法で形成し、写真食刻法を用いて所定のプレート電
極９を形成する。その後、例えばＣＶＤ法で形成した酸
化シリコン膜等を用いて第２の層間絶縁膜１０を形成し
、その第２の層間絶縁膜１０にプレート電極９および第
１の配線層７ａの所定の領域と接続する開孔部１１を写
真食刻法を用いて形成し、例えばスパッタ法でアルミ系
金属を形成した後写真食刻法を用いて第２の配線層１２
を形成する。
ルの下地所定領域および周辺回路部の下地所定領域に接
続する開孔部６，６ａを写真食刻法で同時に形成した後
、例えば、タングステン（Ｗ）などの高融点金属や、ア
ルミニウム（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）な
どのアルミ系金属、またはＣｕなどの配線材料をＣＶＤ
法やスパッタ法で形成する。その後、所定のノード電極
７と周辺回路部の第１の配線層７ａを写真食刻法で同時
に形成する。次に図２（ｃ）に示すように、例えばチタ
ンサンバリウム（ＢａＴｉＯ３）等の強誘電体膜または
タンタル（Ｔａ）やチタン（Ｔｉ）等の酸化膜を容量絶
縁膜８としてＣＶＤ法やスパッタ法で形成し、その上部
にＷなどの高融点金属や、Ａｌ−Ｓｉ−Ｃｕなどのアル
ミ系金属、またはＣｕなどの配線材料をＣＶＤ法やスパ
ッタ法で形成し、写真食刻法を用いて所定のプレート電
極９を形成する。その後、例えばＣＶＤ法で形成した酸
化シリコン膜等を用いて第２の層間絶縁膜１０を形成し
、その第２の層間絶縁膜１０にプレート電極９および第
１の配線層７ａの所定の領域と接続する開孔部１１を写
真食刻法を用いて形成し、例えばスパッタ法でアルミ系
金属を形成した後写真食刻法を用いて第２の配線層１２
を形成する。
【００１５】
【発明の効果】以上のように本発明は、メモリーセル領
域と周辺回路部の段差を小さくできるので、第１の配線
層のホトリソグラフィーでのパターニングが容易になり
、さらに周辺回路部の下地基板とのコンタクト部の段差
も小さくできるので、第１の配線層のコンタクト部での
断線を防止でき、その実用的効果は大きい。また工程が
簡略化できるということは言うまでもないことである。
域と周辺回路部の段差を小さくできるので、第１の配線
層のホトリソグラフィーでのパターニングが容易になり
、さらに周辺回路部の下地基板とのコンタクト部の段差
も小さくできるので、第１の配線層のコンタクト部での
断線を防止でき、その実用的効果は大きい。また工程が
簡略化できるということは言うまでもないことである。
【図１】本発明による半導体記憶装置の一実施例である
ＤＲＡＭの断面図
ＤＲＡＭの断面図
【図２】本発明による半導体記憶装置の製造方法の工程
断面図
断面図
【図３】従来のスタック型メモリーセルの断面図
３ トランジスター
４ ビット線
７ ノード電極
７ａ 第１の配線層
８ 容量絶縁膜
９ プレート電極
１２ 第２の配線層
Claims (2)
- 【請求項１】ビット線の上部にスタックタイプのキャパ
シターを設けた１トランジスター／１キャパシター構造
のダイナミックＲＡＭにおいて、前記トランジスターに
接続する前記キャパシターのノード電極と周辺回路部の
第１の配線層とを同一層に設け、前記キャパシターの他
方の電極であるプレート電極を容量絶縁膜を介して前記
ノード電極の上部に設け、第２の配線層を前記プレート
および第１の配線層に接続した半導体記憶装置。 - 【請求項２】半導体基板に所定のトランジスター、ビッ
ト線および第１の層間絶縁膜を形成する工程、前記第１
の層間絶縁膜の所定領域に開孔部を写真食刻法を用いて
形成し、この開孔部を通って半導体基板中のメモリーセ
ルの所定領域に接続するノード電極、および周辺回路部
に接続した第１の配線層を同時に形成する工程、前記ノ
ード電極の上部に容量絶縁膜を介してプレート電極を形
成した後、その上部に形成した第２の層間絶縁膜中に設
けた開孔部を通って前記プレート電極および第１の配線
層に接続する第２の配線層を形成する工程を有する半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408119A JP2917529B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408119A JP2917529B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225558A true JPH04225558A (ja) | 1992-08-14 |
| JP2917529B2 JP2917529B2 (ja) | 1999-07-12 |
Family
ID=18517613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408119A Expired - Fee Related JP2917529B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917529B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823033A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-12-27 JP JP2408119A patent/JP2917529B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823033A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917529B2 (ja) | 1999-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5659191A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5142639A (en) | Semiconductor memory device having a stacked capacitor cell structure | |
| US8039377B2 (en) | Semiconductor constructions | |
| JP2528731B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5354705A (en) | Technique to fabricate a container structure with rough inner and outer surfaces | |
| KR100532787B1 (ko) | 금속대금속캐패시터장치및제조방법 | |
| US5930106A (en) | DRAM capacitors made from silicon-germanium and electrode-limited conduction dielectric films | |
| US6455368B2 (en) | Semiconductor memory device having bitlines of common height | |
| KR960005248B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| JPH0529563A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH05251657A (ja) | 半導体メモリセルとその製造方法 | |
| JP2769664B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6040596A (en) | Dynamic random access memory devices having improved peripheral circuit resistors therein | |
| JP2741672B2 (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| US5847424A (en) | Capacitor of semiconductor memory device and manufacturing method thereof | |
| US20030173613A1 (en) | Memory-storage node and the method of fabricating the same | |
| US5729034A (en) | Semiconductor DRAM cell having a capacitor | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3277103B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04225558A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03230561A (ja) | 半導体装置およびその製造方法 | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH07263649A (ja) | 半導体メモリ装置およびその製造方法 | |
| JPH1098166A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |