JPH04226053A - 半導体回路 - Google Patents

半導体回路

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JPH04226053A
JPH04226053A JP3065355A JP6535591A JPH04226053A JP H04226053 A JPH04226053 A JP H04226053A JP 3065355 A JP3065355 A JP 3065355A JP 6535591 A JP6535591 A JP 6535591A JP H04226053 A JPH04226053 A JP H04226053A
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semiconductor layer
layer
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isolation region
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    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
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    • H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W10/30—Isolation regions comprising PN junctions

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般には半導体デバイ
スに関し、より詳しくは半導体マクロ回路において、こ
れと一体の他の隣接する半導体マクロ回路、および他の
外部の電気的ノイズ源から電気的に分離された、半導体
マクロ回路に関する。
【０００２】
【従来の技術】現在、多数の半導体技術が知られている
。一般的な技術の１つによって、導電性または極性が反
対の基板上にエピタキシャル成長させた層中に形成した
半導体デバイスが得られる。他の一般的な技術によれば
、拡散層中に形成した半導体デバイスが得られる。
【０００３】特に、半導体デバイスが、高感度、高利得
の増幅器を形成するときに、外部ノイズおよび内部フィ
ードバックの問題が生じる。このような場合、わずかな
外部ノイズまたは内部フィードバックでも、入力信号を
不明瞭にし、増幅器の発振の原因となることもある。ノ
イズの経路の１つは、半導体デバイスを含む半導体のエ
ピタキシャル層または拡散層を横切り、または下部の基
板層を横切って、トランジスタまたは他の高感度のデバ
イスの入力に達する。
【０００４】従来、増幅段として使用される高感度トラ
ンジスタ、すなわち高利得（高β）トランジスタの周囲
に設けた低インピーダンス分離リングが知られている。 たとえば、トランジスタがエピタキシャル層中に形成さ
れている場合、エピタキシャル層とは極性が反対の分離
リングがエピタキシャル層の表面から基板へ拡散され、
浮動状態に置かれるかまたはある電圧に固定される。こ
の電圧は、分離リングがＰ型の場合は接地電圧であり、
分離リングがＮ型の場合は正の電源電圧である。Ｐ型分
離リングの場合は、エピタキシャル層を横切るホール・
キャリアの形態のノイズは分離リングを通ってアースに
分路される。Ｎ型分離リングの場合は、エピタキシャル
層を横切る電子キャリアの形態のノイズは分離リングを
通って電源電圧に分路される。このように、単一の分離
リングでも、中程度のノイズからトランジスタを分離す
るのに有効であることが証明されている。多数の高感度
トランジスタが同一のエピタキシャル層または拡散層中
に設けられた場合は、それぞれのトランジスタを単一分
離リングによって保護できる。
【０００５】しかし、ノイズ・ホール・キャリアまたは
電子キャリアによっては、分離リングの下の基板を通っ
て、隣接の半導体デバイスに影響を与えることがある。 このノイズの問題は、ノイズ・ホール・キャリアまたは
電子キャリアを再結合させないと解決しないが、この場
合は、主デバイスの動作が低速になる。したがって、高
利得の増幅器では、従来の技術による付加的対策を講じ
ている。入力段／プリアンプを含む半導体チップは、出
力／ドライバ段を含む半導体チップから離間することに
よって分離でき、出力／ドライバ段からのノイズは半導
体層を通って入力段にフィードバックしない。このよう
な技術は、フィードバックを減少させるには有効である
が、２つの個別のチップを製作して相互接続する必要が
あるために、この技術は好ましくない。
【０００６】
【発明が解決しようとする課題】本発明の主目的は、増
幅段または他のマクロ・デバイスを外部ノイズまたは内
部フィードバックから分離する、効果的な技術を提供す
ることである。
【０００７】本発明の他の目的は、単一の増幅器の異な
る段を分離し、しかも増幅器全体を単一の半導体チップ
で製造するために使用できる、上記の種類の技術を提供
することである。
【０００８】本発明のさらに特定の目的は、ホール・キ
ャリアと電子キャリアとの再結合を待つ必要のない分離
技術を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、第１半導体層
中に形成されたマクロ半導体回路からなる半導体デバイ
スに関する。半導体層は、基板上に成長させたエピタキ
シャル層でも、拡散層でもよい。マクロ・デバイスの周
囲の半導体層中に、第１半導体分離領域を形成し、第１
分離領域を電圧源またはアースに接続する接点を設ける
。第１分離領域の周囲の半導体層中には、第２半導体分
離領域も形成し、第２の分離領域を電圧源またはアース
に接続する接点を設ける。２つの分離領域は、反対の導
電型を有する。第２半導体層が、第１半導体層に接し、
第１半導体層とは反対の導電型を有する。第２半導体層
と導電型式が同じ分離領域が、完全に第１半導体層を通
って第２半導体層まで延び、他の分離領域が一部だけ、
第１分離領域を通って延びることが好ましい。Ｐ型分離
領域は、ノイズ・ホールをアースに分路し、Ｎ型分離領
域は、ノイズ電子を正の電圧源に分路する。
【００１０】各マクロ・デバイス内に、第１半導体層と
は導電型式が反対である他の分離リングを、高感度トラ
ンジスタまたは他の電子部品の周囲に設け、分離を強化
することができる。
【００１１】
【実施例】同じ参照番号が同じエレメントを示す図面を
詳細に参照すると、図１は、本発明による多段増幅器１
０の部分を示す。増幅器１０は、プリアンプすなわち入
力段１２、バッファ段１４、第１利得段１６、第２利得
段１８、第３利得段２０、第４利得段２２、出力／ドラ
イバ段２４、およびフィードバック段２６からなる。こ
れらの段１２ないし２６はすべて１つの集積半導体チッ
プ中に形成される。これらの段はそれぞれ、トランジス
タ、ダイオード、抵抗、キャパシタなどの、複数の半導
体デバイスからなる。しかし、本発明は、これらの段の
それぞれを構成する特定の半導体デバイスに依存するも
のではないため、段１２および１４内の一部の半導体の
みを示す。
【００１２】本発明は、マクロ分離リングまたは領域４
９、５０に関し、図示した実施例では、増幅器１０の各
段を実質的に取り巻いている。領域４９、５０は、段と
段の間のフィードバック、特にドライバ段２４により発
生する内部ノイズが、半導体層を通ってプリアンプ１２
または他の段にフィードバックされるのを、防止する。 また分離領域４９、５０は、外部ノイズが半導体層を通
って、プリアンプ１２または増幅器１０の他の段に達す
るのを防止する。本発明による分離領域４９、５０はま
た、他の種類のマクロ・デバイスを分離するのにも使用
できることに注目されたい。
【００１３】図２は、本発明によるトランジスタ３６、
トランジスタ３６を取り巻く局部分離リング３８、トラ
ンジスタ３７、トランジスタ３７を取り巻く局部分離リ
ング３９、および段１４の周囲の分離領域４９、５０を
含む、断面図である。トランジスタ３６および３７は、
Ｐ型基板４６上に成長させたＮ型エピタキシャル層４４
中に形成される。しかし、本発明はまた、拡散層技術に
も有用である。トランジスタ３６は、トランジスタのエ
ミッタを形成する拡散Ｎ＋領域４１、トランジスタのベ
ースを形成する拡散Ｐ＋領域４０、およびトランジスタ
のコレクタを形成し、Ｎ型エピタキシャル層４４の一部
であるＮ−領域４２を有する、標準のＮＰＮトランジス
タである。トランジスタ３６は、Ｎ＋型サブコレクタ４
８も含む。適当な接点６３、６５、６７を、それぞれ領
域４８、４０、４１のために、層４４の表面上に設ける
。分離リング３８はＰ＋型の導電性を有し、エピタキシ
ャル層４４の表面からエピタキシャル層４４の厚み全体
を通って基板４６まで延び、トランジスタ３６を取り巻
いている。分離リング３８は、接点６０を介してアース
に接続され、ノイズ・ホールをアースに分路し、トラン
ジスタ３６から除去する。トランジスタ３７および局部
分離リング３９は、トランジスタ３６および局部分離リ
ング３８と同一に製作されている。
【００１４】各領域４９は、基板４６と同一の極性また
は導電型を有し、この実施例では、Ｐ＋型である。領域
４９は、エピタキシャル層４４の表面からエピタキシャ
ル層４４の厚み全体を通って基板４６に拡散する。領域
５０は、基板４６と反対の極性を有し、この実施例では
Ｎ＋型である。領域５０は、エピタキシャル層４４の表
面から、エピタキシャル層４４中に拡散する。この実施
例では、Ｎ＋型の領域５０は領域５０の幅を小さくする
ため、エピタキシャル層４４の中途まで部分的にしか延
びていないが、必要があれば層４４全体を通って延びて
もよい。Ｐ＋領域４９は、金属接点条片５１を介して接
地され、ノイズ・ホール（もれホール電流および注入ホ
ール電流からの）を集め、アースに分路する。これは、
ＤＣおよび過渡ホール注入に効果的である。Ｎ＋領域５
０は、金属接点条片５３を介して正の電源電圧に接続さ
れ、ノイズ電子を集め、電源電圧に分路する。Ｐ＋領域
４９およびＮ＋領域５０は互いに隣接するため、ノイズ
・キャリアはこれらが再結合するのを待つことなく除去
される。これによりマクロ・デバイスの速度が高くなる
。
【００１５】下記の表１は、図１に示す上述のエレメン
トの濃度と寸法の好ましい範囲と、１つの特定の例を示
す。
【００１６】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　表１エレメント　　　　　　　　　
　好ましい濃度　　　　　　　　寸法の範囲　　　　　
　　　　　寸法の例　　　　　　　　　　　　　　　　
　　　　および導電性　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　の範囲Ｎエピタキシャル　　　　１
０１５−１０１６　　　　　　１．５−１０．０　　　
　２．０μｍ層４４　　　　　　　　　　　　　　原子
／ｃｍ３　　　　　　　　　μｍ　　（厚み）　　　　
　　（厚み）Ｐ基板層４６　　　　　　　　１０−２０
Ω／ｃｍ　　不適用　　　　　　　　　　　　　　不適
用Ｐ＋領域３８　　　　　　　　１０１７−１０１８　
　　　　　３−３０μｍ　　　　　　　　５．０μｍ　
　　　　　　　　　　　　　　　　　　　原子／ｃｍ３
　　　　　　　　　（幅）　　　　　　　　　　　　　
　（幅）Ｐ＋領域４９　　　　　　　　１０１７−１０
１８　　　　　　４−２８μｍ　　　　　　　　６μｍ
　　　　　　　　　　　　　　　　　　　　原子／ｃｍ
３　　　　　　　　　（幅）　　　　　　　　　　　　
　　（幅）Ｎ＋領域５０　　　　　　　　１０１７−１
０１８　　　　　　４−２８μｍ　　　　　　　　６μ
ｍ　　　　　　　　　　　　　　　　　　　　原子／ｃ
ｍ３　　　　　　　　　（幅）　　　　　　　　　　　
　　　（幅）分離 Ｎ＋領域５０− Ｐ＋領域４９間　　　　　　　　　　　　　　　　　　
　　　　　　　　　２−１４μｍ　　　　　　　　３μ
ｍ
【００１７】表１に示す幅の例は、２．０μｍバイポ
ーラ技術に適用する。より小さな寸法にするための技術
については、分離リング４９、５０は、「領域」を確保
するため、分離リング３８に近づけて設ける。
【００１８】表１に示すように、基板４６の横方向の抵
抗率はかなり高く、１０〜２０Ω／ｃｍである。Ｐ＋領
域４９を通る縦方向の抵抗は、エピタキシャル層４４の
厚みが小さく、Ｐ＋領域４９の濃度が高いため非常に低
く、Ｎ＋領域５０を通る縦方向の抵抗は、エピタキシャ
ル層４４の厚みが小さく、Ｎ＋領域５０の濃度が高いた
め非常に低い。したがって、Ｐ型の基板４６を通って横
方向にＰ＋領域４９の下をＮ＋領域５０に向かって、ま
たは他の方向から移動するノイズ・ホールは、Ｎ＋領域
５０を介して電源に分路され、Ｐ型の基板４６を通って
Ｎ＋領域５０またはＰ＋領域３８の下を移動するノイズ
電子は、Ｐ＋領域４９を介してアースに分路される。領
域４９および５０はそれぞれ、これら２領域に隣接する
エピタキシャル層４４を通って移動するホールおよび電
子も分路する。
【００１９】本発明によれば、領域４９、５０に実質的
に囲まれた２つの段またはマクロ・デバイスを電気的に
相互接続し、または、このような段を外部のデバイスに
電気的に接続するための、２つの方法がある。図１に示
すように、領域４９、５０に小さいギャップ７０、７１
を設け、半導体層と一体の金属リード６８を、これらの
ギャップの１つ以上を通すことができる。代替方法とし
て、図１および図３に示すように、絶縁酸化物層７２（
たとえば厚さ１μｍ）を、段１２および１４の上面、な
らびに接点５１、５３、６０、６５、６７、およびそれ
ぞれ９２および９４に一括して示す他の段内のすべての
金属導体中に成長させ、または、その他の方法で形成さ
せることができる。マクロ・デバイス１２とマクロ・デ
バイス１４を相互接続するため、適切な金属接点と位置
合わせした穴を絶縁層７２中にエッチングし、金属９６
、９８を穴中に付着させる。次に、金属リード８６を絶
縁層７２の上面に付着させて、付着金属９６と９８を接
続し、これによりリング４９、５０上にブリッジを形成
する。好ましくは、酸化物層７２と、リード８６の上に
他の酸化物層９０を成長させ、リード８６を絶縁する。
【００２０】図４および図５は、本発明の他の実施例を
示す図である。トランジスタ１１６を含むマクロ・デバ
イス１１２は、リングまたは領域１４９および１５０に
より、トランジスタ１３６を含むマクロ・デバイス１１
４から分離されている。領域１４９および１５０は、実
質的にマクロ・デバイス１１６を取り囲んでいる。マク
ロ・デバイスおよび領域１４９、１５０は、１つの半導
体チップに集積される。
【００２１】チップはＰ−型基板１４６を有し、下記の
ようにして形成する。Ｎ＋型のブランケット・サブコレ
クタ１６１を、基板上に成長させる。次に、Ｐ＋型領域
１４９の下部を、Ｎ＋層１６１中に基板に達するまで拡
散させて形成する。次に、Ｎ−エピタキシャル層１６３
をＮ＋層１６１およびＰ＋領域１４９の上に成長させる
。次に、Ｐ＋領域１４９の残部を、前のＰ＋拡散層と位
置合わせをして、Ｎ−層中に拡散させて形成し、領域１
４９が上部のエピタキシャル層の表面から基板にまで延
びるようにする。次に、Ｎ＋領域１５０をＮ−層１６３
に拡散させて、Ｎ＋領域１５０が上部のエピタキシャル
層の表面から基板にまで延びるようにする。次に、領域
１４９、１５０の間および周囲にトレンチをエッチング
し、このエッチングをガラス、ポリイミド等の絶縁体を
充てんすることにより、領域１４９、１５０の間および
周囲に絶縁領域１６５を形成する。絶縁リングすなわち
領域１６５は、バリアを形成し、領域１４９、１５０の
分路効果を増すことにより、ノイズがエピタキシャル層
を横に移動するのを防ぐのに役立つ。絶縁リングすなわ
ち領域１６７も、トレンチをエッチングした後、ガラス
、ポリイミド等の絶縁体を充てんすることにより、トラ
ンジスタ１１６、１３６の周囲に形成する。領域１５０
の表面上の導電性条片１７１は、領域１５０を正の電源
（ＶＣＣ）に接続するのに使用し、領域１４９の表面上
の導電性条片１７３は、領域１４９をアース（ＧＮＤ）
に接続するのに使用する。同じ層の他の接点１４０、１
４１、１４８等、および導電性条片（図示せず）は、同
じマクロ・デバイス内の電子部品を相互接続するのに使
用する。
【００２２】異なるマクロ・デバイス間の接続部および
マクロ・デバイスの入出力部は、下記のようにして作ら
れる。ガラスの絶縁層１７５（図４にのみ示す）を、エ
ピタキシャル層１６３および露出した接点と導体条片の
上に形成する。次に、他の導電性条片と位置合わせした
ウィンドウをガラス層１７５中にエッチングした後、ウ
ィンドウの穴に金属を充てんする。図４および図５は、
このような２つの充てん金属１８０、１８２を示す。次
に、１８４等の金属導体条片をガラス層１７５および充
てん金属の上に付着させ、所要の接続を行なう。また、
図４および図５に示すように、金属条片１８４は、分離
領域１４９、１５０にブリッジを形成し、それぞれマク
ロ・デバイス１１２、１１４内のトランジスタ１１６、
１３６を相互接続する。次に、金属条片１８４を他の絶
縁層１８８で被覆する。
【００２３】下記の表１は、図４および図５に示す上述
のエレメントの濃度と寸法の好ましい範囲と、１つの特
定の例を示す。
【００２４】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　表２エレメント　　　　　　　　　
　好ましい濃度　　　　　　　　寸法の範囲　　　　　
　　　　　寸法の例　　　　　　　　　　　　　　　　
　　　　および導電性　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　の範囲Ｎ−エピタキシャル　　１０
１５−１０１６　　　　　　１．５−１０　　　　　　
　　２．０μｍ層１６３　　　　　　　　　　　　原子
／ｃｍ３　　　　　　　　　μｍ　　（厚み）　　　　
　　（厚み）Ｎ＋ブランケット　　　　１０１８−１０
１９　　　　　　０．５−５　　　　　　　　　　１．
０μｍサブコレクタ層　　　　　　原子／ｃｍ３　　　
　　　　　　μｍ　　（厚み）　　　　　　（厚み）１
６１ Ｐ基板層１４６　　　　　　１０−２０Ω／ｃｍ　　不
適用　　　　　　　　　　　　　　不適用Ｐ＋領域１４
９　　　　　　１０１６−１０１７　　　　　　４−２
８μｍ　　　　　　　　５μｍ　　　　　　　　　　　
　　　　　　　　　原子／ｃｍ３　　　　　　　　　（
幅）　　　　　　　　　　　　　　（幅）Ｎ＋領域１５
０　　　　　　１０１６−１０１７　　　　　　４−２
８μｍ　　　　　　　　６μｍ　　　　　　　　　　　
　　　　　　　　　原子／ｃｍ３　　　　　　　　　（
幅）　　　　　　　　　　　　　　（幅）分離 Ｎ＋領域１５０− Ｐ＋領域１４９間　　　　　　　　　　　　　　　　　
　　　　　　　１−５μｍ　　　　　　　　　　３μｍ
絶縁領域１６５　　　　　　　　　　　　　　　　　　
　　　　　　　　１−５μｍ　　　　　　　　　　２．
５μｍ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　（幅）　　　　
　　　　　　　　　　（幅）絶縁領域１６７　　　　　
　　　　　　　　　　　　　　　　　　　　　１−５μ
ｍ　　　　　　　　　　２．５μｍ　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　（幅）　　　　　　　　　　　　　　（幅
）
【００２５】上記に基づいて、本発明の実施例である
分離された半導体回路を開示したが、本発明の範囲から
逸脱することなく、多くの変更及び代替を行なうことが
可能である。たとえば、必要があれば、領域４９、５０
または１４９、１５０は、図１に示すようなマクロ・デ
バイスの周囲ではなく、単一の半導体トランジスタ、ま
たは他のデバイスの周囲に形成することができる。した
がって、本発明は、説明の手段として開示したものであ
り、本発明を限定するものではなく、本発明の範囲を画
定するには特許請求の範囲を参照されたい。
【００２６】
【発明の効果】以上説明したように、本発明によって、
一体の、隣接する他の半導体マクロ回路および他の外部
の電気的ノイズ源から電気的に分離された、半導体マク
ロ回路を実現することができる。
【図面の簡単な説明】
【図１】多段増幅器の段と、多数の半導体部品の一部、
および各段を取り巻く本発明の分離領域を示す概略上面
図である。
【図２】図１の線２−２についての図１の拡大部分断面
図である。
【図３】図１の線３−３についての拡大部分断面図で、
図１の分離リングの段間に電気的接続を行なう方法を示
す図である。
【図４】本発明の他の実施例による半導体回路の拡大部
分断面図である。
【図５】図４の実施例の構造を示す図である。
【符号の説明】
１０　　多段増幅器 １２　　プリアンプ、入力段 １４　　バッファ段 １６　　第１利得段 １８　　第２利得段 ２０　　第３利得段 ２２　　第４利得段 ２４　　出力／ドライバ段 ２６　　フィードバック段 ３６　　トランジスタ ３７　　トランジスタ ３８　　局部分離リング ３９　　局部分離リング ４０　　拡散Ｐ＋領域 ４１　　拡散Ｎ＋領域 ４２　　Ｎ−領域 ４４　　Ｎ型エピタキシャル層 ４６　　基板 ４８　　Ｎ＋型サブコレクタ ４９　　Ｐ＋領域 ５０　　Ｎ＋領域 ５１　　金属接点条片 ５３　　金属接点条片 ６０　　接点 ６３　　接点 ６５　　接点 ６７　　接点 ７２　　酸化物層 ８６　　リード ９０　　酸化物層 ９２　　接点 ９４　　接点 ９６　　金属 ９８　　金属 １１２　　マクロ・デバイス １１４　　マクロ・デバイス １１６　　トランジスタ １３６　　トランジスタ １３７　　トランジスタ １４０　　接点 １４１　　接点 １４６　　基板 １４８　　接点 １４９　　Ｐ＋領域 １５０　　Ｎ＋領域 １６１　　Ｎ＋層 １６３　　Ｎ−層 １６５　　絶縁領域 １６７　　絶縁領域 １７１　　導電性条片 １７３　　導電性条片 １７５　　ガラス層 １８０　　充てん金属 １８２　　充てん金属 １８４　　導電性条片

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】半導体デバイスを形成するための第１半導
    体層手段と、上記の第１半導体層手段中に、少なくとも
    一部が形成された半導体デバイスと、上記の第１半導体
    層中の上記の半導体デバイスの周囲に、半導体材料で形
    成された第１導電性分離領域と、上記の第１分離領域に
    電気的に接続され、上記の第１分離領域を電圧源または
    アースに接続するための第１接点手段と、上記の第１の
    半導体層中の上記第１分離領域の周囲に、半導体材料で
    形成され、上記の第１分離領域とは導電型式が逆である
    第２導電性分離領域と、上記の第２分離領域に電気的に
    接続され、上記の第２分離領域を電圧源またはアースに
    接続するための第２接点手段と、上記の第１半導体層手
    段に隣接し、上記の第１半導体層手段とは導電型式が逆
    である第２半導体層を具備し、上記の第２半導体層と導
    電型式が同一である分離領域が、完全に上記の第１半導
    体層手段を通って上記の第２半導体層まで延びている、
    半導体回路。
  2. 【請求項２】上記の第１および第２の分離領域の両方が
    、完全に上記の第１半導体層手段を通って上記の第２半
    導体層まで延びていることを特徴とする、請求項１の半
    導体回路。
  3. 【請求項３】上記の第２半導体層とは導電型式が逆であ
    る分離領域が、上記の第１半導体層手段の表面から上記
    の第１半導体層手段へ部分的に延びている、請求項１の
    半導体回路。
  4. 【請求項４】上記の半導体デバイスが、マクロ回路であ
    る、請求項１の半導体回路。
  5. 【請求項５】上記のマクロ回路が、トランジスタ、この
    トランジスタの周囲の上記の第１半導体層手段中に拡散
    した局部的な導電性の分離リング、および上記の局部的
    分離リングに電気的に接続され、上記の局部的分離リン
    グを電圧源またはアースに接続する第３の接点手段を具
    備し、上記の局部的分離リングは、上記の第２の半導体
    層と同一の極性を有する、請求項４の半導体回路。
  6. 【請求項６】上記の局部的分離リングが、完全に上記の
    第１半導体層手段を通って上記の第２半導体層まで延び
    、上記の第２半導体層より導電性が高い、請求項５の半
    導体回路。
  7. 【請求項７】上記の分離領域の１つがＰ型で、付随する
    接点手段によりアースに接続され、他の分離領域はＮ型
    で、付随する接点手段により電圧源に接続されている、
    請求項１の半導体回路。
  8. 【請求項８】上記の第１半導体層手段内の、上記の第１
    および第２の分離リング／領域の間にある第１分離リン
    グをさらに具備する、請求項１の半導体回路。
  9. 【請求項９】上記の第１半導体層手段内の、上記の第１
    および第２の分離領域に隣接し、内側および外側にそれ
    ぞれ位置する第１および第２の絶縁リングをさらに具備
    する、請求項１の半導体回路。
  10. 【請求項１０】上記の第１の半導体層手段が、上記の第
    ２の半導体層上に成長させた比較的高濃度の層と、この
    比較的高濃度の層の上に成長させた比較的低濃度の層を
    具備する、請求項１の半導体回路。
  11. 【請求項１１】上記の第１半導体層手段内、上記の半導
    体デバイスに隣接した周囲、および上記の第１および第
    ２の分離領域内に位置する局部的絶縁リングをさらに具
    備する、請求項８の半導体回路。
  12. 【請求項１２】上記の第１半導体層手段が、単一のエピ
    タキシャル成長させた層を具備する、請求項１の半導体
    回路。
  13. 【請求項１３】上記の半導体デバイスが、上記の第１半
    導体層手段中に形成され、相互接続されてマクロ・デバ
    イスを形成する、トランジスタを含む複数の半導体構成
    要素を具備し、上記のマクロ・デバイスと一体の上記の
    第１半導体層手段中に形成された、トランジスタを含む
    半導体構成要素からなる他のマクロ・デバイスをさらに
    具備し、上記の第１および第２の分離領域の一部が、上
    記のマクロ・デバイスの間にあり、マクロ・デバイスを
    相互に分離する、請求項１の半導体回路。
  14. 【請求項１４】上記のマクロ・デバイスが１つの増幅器
    の段である、請求項１３の半導体回路。
  15. 【請求項１５】上記の第１分離領域と上記の第２分離領
    域の上の金属導体にブリッジを形成し、上記のマクロ・
    デバイスの１つの中に形成された第１半導体構成要素を
    、他のマクロ・デバイスの中に形成された第２半導体構
    成要素と相互接続する手段をさらに具備する、請求項１
    ３の半導体回路。
  16. 【請求項１６】上記のブリッジ形成手段が、上記の第１
    分離領域、上記の第１接点手段、上記の第２分離領域、
    および上記の第２接点手段の上に形成された絶縁層、な
    らびに、上記の第１および第２の分離領域の上の上記の
    絶縁層の上に形成され、上記のマクロ・デバイス中の半
    導体構成要素と位置合わせされた上記の絶縁層の穴の中
    に形成された金属導体を具備する、請求項１５の半導体
    回路。
  17. 【請求項１７】上記の第１および第２の分離領域が互い
    に隣接している、請求項１の半導体回路。
  18. 【請求項１８】上記の第１および第２の分離領域が１〜
    １４ミクロンの間隔で分離されている、請求項１の半導
    体回路。
  19. 【請求項１９】第１半導体層と、上記の第１半導体層中
    に形成された少なくとも１つの半導体構成要素と、上記
    の第１半導体層を支持し、上記の第１半導体層とは導電
    型式が逆である第２半導体層と、上記の半導体構成要素
    の周囲の上記の第１半導体層中にあって、上記の第１お
    よび第２の半導体層より導電性が高い第１半導体分離領
    域と、上記の第１分離領域に電気的に接続され、上記の
    第１分離領域を電圧源またはアースに接続する第１接点
    手段と、上記の半導体構成要素の周囲の上記の第１半導
    体層中にあって、上記の第１半導体層とは導電型式が逆
    であり、上記の第１および第２の半導体層より導電性が
    高い第２半導体分離領域と、上記の第２の分離領域に電
    気的に接続され、上記の第２分離領域を電圧源またはア
    ースに接続する第２接点手段とを具備し、少なくとも１
    つの上記の分離領域が、完全に上記の第１半導体層を通
    って上記の第２半導体層まで延びている、半導体デバイ
    ス。
  20. 【請求項２０】上記の第２半導体層が基板であり、上記
    の第１半導体層が上記の基板中に形成されたエピタキシ
    ャル層であり、上記の１つの分離領域が上記の基板と同
    一の導電型を有する、請求項１９の半導体デバイス。
  21. 【請求項２１】上記の第１分離領域と上記の第２分離領
    域の両方が、完全に上記エピタキシャル層を通って上記
    の基板にまで延びている、請求項２０の半導体デバイス
    。
  22. 【請求項２２】上記の第１分離領域内の上記の半導体構
    成要素の周囲にあり、上記の第１半導体層から上記の第
    ２半導体層まで延びている局部的分離リングをさらに具
    備する、請求項１９の半導体デバイス。
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