JPH0481342B2 - - Google Patents
Info
- Publication number
- JPH0481342B2 JPH0481342B2 JP57172804A JP17280482A JPH0481342B2 JP H0481342 B2 JPH0481342 B2 JP H0481342B2 JP 57172804 A JP57172804 A JP 57172804A JP 17280482 A JP17280482 A JP 17280482A JP H0481342 B2 JPH0481342 B2 JP H0481342B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- type diffusion
- diffusion layer
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、PNPトランジスタ、NPNトラン
ジスタなどからなる回路構成素子を一つの半導体
基板上に形成するバイポーラ形の半導体集積回路
に関し、特にPNPトランジスタのベースとNPN
トランジスタのコレクタとの結線部に介在するク
ロスオーバの改良に関するものである。
ジスタなどからなる回路構成素子を一つの半導体
基板上に形成するバイポーラ形の半導体集積回路
に関し、特にPNPトランジスタのベースとNPN
トランジスタのコレクタとの結線部に介在するク
ロスオーバの改良に関するものである。
一般にバイポーラ形集積回路においては、主と
してNPNトランジスタが多用されているが、回
路構成上、定電流電源回路などPNPトランジス
タを組合せると有利な場合がある。第１図に従来
のこの種のバイポーラ集積回路の一例を示して説
明すると、第１図において、１はＰ形のシリコン
単結晶基板（以下、Ｐ形基板という）であり、
２，３および４はＰ形基板１上に形成されるＮ形
不純物濃度の高いN+埋込層、５，６および７は
Ｎ形エピタキシヤル層、８はＰ形の分離壁、９，
１０，１１および１２は前記各エピタキシヤル層
内に形成されるＰ形拡散層、１３，１４，１５お
よび１６は同じく前記各エピタキシヤル層内に形
成されるＮ形不純物濃度の高いＮ形拡散層、１７
はSiO2やSi3N4などの絶縁膜、１８および１９は
アルミニウムなどの配線導体である。また、２１
はＰ形拡散層１０をエミツタ、Ｎ形拡散層１３と
Ｎ形エピタキシヤル層５およびN+埋込層２をベ
ース、Ｐ形拡散層９をコレクタとする横方向（ラ
テラル）PNPトランジスタであり、２２はクロ
スオーバ、２３はＮ形拡散層１６をエミツタ、Ｐ
形拡散層１２をベース、N+拡散層１５とＮ形エ
ピタキシヤル層７およびN+埋込層４をコレクタ
とする縦方向のNPNトランジスタである。
してNPNトランジスタが多用されているが、回
路構成上、定電流電源回路などPNPトランジス
タを組合せると有利な場合がある。第１図に従来
のこの種のバイポーラ集積回路の一例を示して説
明すると、第１図において、１はＰ形のシリコン
単結晶基板（以下、Ｐ形基板という）であり、
２，３および４はＰ形基板１上に形成されるＮ形
不純物濃度の高いN+埋込層、５，６および７は
Ｎ形エピタキシヤル層、８はＰ形の分離壁、９，
１０，１１および１２は前記各エピタキシヤル層
内に形成されるＰ形拡散層、１３，１４，１５お
よび１６は同じく前記各エピタキシヤル層内に形
成されるＮ形不純物濃度の高いＮ形拡散層、１７
はSiO2やSi3N4などの絶縁膜、１８および１９は
アルミニウムなどの配線導体である。また、２１
はＰ形拡散層１０をエミツタ、Ｎ形拡散層１３と
Ｎ形エピタキシヤル層５およびN+埋込層２をベ
ース、Ｐ形拡散層９をコレクタとする横方向（ラ
テラル）PNPトランジスタであり、２２はクロ
スオーバ、２３はＮ形拡散層１６をエミツタ、Ｐ
形拡散層１２をベース、N+拡散層１５とＮ形エ
ピタキシヤル層７およびN+埋込層４をコレクタ
とする縦方向のNPNトランジスタである。
このような構成の集積回路において、PNPト
ランジスタ２１のベースとNPNトランジスタ２
３のコレクタを接続する場合、これらトランジス
タのベースとコレクタとを間に配線導体１９が存
在して直接配線導体による結線が不可能なときＰ
形拡散層１１を介して接続し、このＰ形拡散層１
１を下層配線とし、配線導体１９を上層配線とす
るクロスオーバ２２を形成する。また、Ｎ形拡散
層１４とN+埋込層３はＮ形エピタキシヤル層６
の電位が常に分離型８およびＰ形拡散層１１の電
位以上にバイアスされるようになされている。
ランジスタ２１のベースとNPNトランジスタ２
３のコレクタを接続する場合、これらトランジス
タのベースとコレクタとを間に配線導体１９が存
在して直接配線導体による結線が不可能なときＰ
形拡散層１１を介して接続し、このＰ形拡散層１
１を下層配線とし、配線導体１９を上層配線とす
るクロスオーバ２２を形成する。また、Ｎ形拡散
層１４とN+埋込層３はＮ形エピタキシヤル層６
の電位が常に分離型８およびＰ形拡散層１１の電
位以上にバイアスされるようになされている。
しかしながら、かかる従来のバイポーラ集積回
路では、クロスオーバ２２の下層配線となるＰ形
拡散層１１が横方向PNPトランジスタ２１およ
び縦方向NPNトランジスタ２３の各Ｐ形拡散層
と同一工程で形成されるものであるから、その層
抵抗値は60〜300Ω／□と比較的大きくなり、ク
ロスオーバ２２の下層配線に数10Ωの抵抗を無視
できない場合は使用できなかつたり、また、クロ
スオーバ２２をPNPトランジスタ２１および
NPNトランジスタ２３と別の分離壁８で囲まね
ばならないので、余分なベースを必要とするなど
の欠点があつた。
路では、クロスオーバ２２の下層配線となるＰ形
拡散層１１が横方向PNPトランジスタ２１およ
び縦方向NPNトランジスタ２３の各Ｐ形拡散層
と同一工程で形成されるものであるから、その層
抵抗値は60〜300Ω／□と比較的大きくなり、ク
ロスオーバ２２の下層配線に数10Ωの抵抗を無視
できない場合は使用できなかつたり、また、クロ
スオーバ２２をPNPトランジスタ２１および
NPNトランジスタ２３と別の分離壁８で囲まね
ばならないので、余分なベースを必要とするなど
の欠点があつた。
この発明は以上の点に鑑み、かかる従来の欠点
を解消するためになされたもので、その目的は、
PNPトランジスタのベースとNPNトランジスタ
のコレクタの結線部に介在するクロスオーバの面
積を小さくし、しかもその下層配線の抵抗値を小
さくしたバイポーラ形集積回路を提供することに
ある。
を解消するためになされたもので、その目的は、
PNPトランジスタのベースとNPNトランジスタ
のコレクタの結線部に介在するクロスオーバの面
積を小さくし、しかもその下層配線の抵抗値を小
さくしたバイポーラ形集積回路を提供することに
ある。
このような目的を達成するために、この発明
は、Ｐ形半導体基板１上に形成されたN+形埋込
層２，３，４の上に形成された第１のN+形拡散
層２０およびこの第１のN+形拡散層上に絶縁膜
１７を介して形成された配線導体１９からなるク
ロスオーバ２２と、Ｐ形半導体基板に一部が接す
るようにN+形埋込層上に形成されるとともに側
方が第１のN+形拡散層の一方の側面に接するＮ
形の第１のコレクタ層７、この第１のコレクタ層
の表面に選択的に形成されたＰ形の第１のベース
層１２、この第１のベース層の表面に選択的に形
成されたN+形の第１のエミツタ層１６、および
第１のコレクタ層７と第１のN+形拡散層２０の
接合部表面に両層にまたいで形成された配線接続
用の第２のN+形拡散層１５から構成されるNPN
トランジスタ２３、Ｐ形半導体基板に一部が接す
るようにN+形埋込層上に形成されるとともに側
方が第１のN+形拡散層の他方の側面に接するＮ
形の第２のベース層５、この第２のベース層の表
面に選択的に形成されたＰ形の第２のエミツタ層
１０、第２のベース層５と第１のN+形拡散層２
０の接合部表面に両層にまたいで形成された配線
接続用の第３のN+形拡散層１３、および第２の
コレクタ層９，１から構成されるPNPトランジ
スタ２１とを有し、クロスオーバとNPNトラン
ジスタとPNPトランジスタとを一つの閉じた分
離壁内に形成し得るようにしたものである。
は、Ｐ形半導体基板１上に形成されたN+形埋込
層２，３，４の上に形成された第１のN+形拡散
層２０およびこの第１のN+形拡散層上に絶縁膜
１７を介して形成された配線導体１９からなるク
ロスオーバ２２と、Ｐ形半導体基板に一部が接す
るようにN+形埋込層上に形成されるとともに側
方が第１のN+形拡散層の一方の側面に接するＮ
形の第１のコレクタ層７、この第１のコレクタ層
の表面に選択的に形成されたＰ形の第１のベース
層１２、この第１のベース層の表面に選択的に形
成されたN+形の第１のエミツタ層１６、および
第１のコレクタ層７と第１のN+形拡散層２０の
接合部表面に両層にまたいで形成された配線接続
用の第２のN+形拡散層１５から構成されるNPN
トランジスタ２３、Ｐ形半導体基板に一部が接す
るようにN+形埋込層上に形成されるとともに側
方が第１のN+形拡散層の他方の側面に接するＮ
形の第２のベース層５、この第２のベース層の表
面に選択的に形成されたＰ形の第２のエミツタ層
１０、第２のベース層５と第１のN+形拡散層２
０の接合部表面に両層にまたいで形成された配線
接続用の第３のN+形拡散層１３、および第２の
コレクタ層９，１から構成されるPNPトランジ
スタ２１とを有し、クロスオーバとNPNトラン
ジスタとPNPトランジスタとを一つの閉じた分
離壁内に形成し得るようにしたものである。
以下、この発明の実施例を図に基いて説明す
る。
る。
第２図はこの発明の一実施例によるバイポーラ
形集積回路の構造断面図であり、図中第１図と同
一または相当部分は同一符号を付してある。この
実施例において第１図との異なる点は、横方向
（ラテラル）PNPトランジスタ２１のベースと、
NPNトランジスタ２３のコレクタを接続すべき
クロスオーバ２２の下層配線にＮ形不純物濃度の
高いＮ形拡散層２０を形成し、このＮ形拡散層２
０の両端に、該Ｎ形拡散層２０とそれぞれ接続し
て横方向PNPトランジスタ２１のベースとなる
Ｎ形拡散層１３およびNPNトランジスタ２３の
コレクタとなるＮ形拡散層１５を形成して、これ
らクロスオーバ２２とPNPトランジスタ２１お
よびNPNトランジスタ２３を一つの閉じたＰ形
分離壁８内に形成しようとするものである。この
場合、クロスオーバ２２の下層配線となるＮ形拡
散層２０は、Ｐ形基板１上に形成されたＮ形エピ
タキシヤル層に選択的にＰ形拡散を行つてＰ形の
分離層８を形成する工程と、各PNPトランジス
タ２１およびNPNトランジスタ２３のＰ形拡散
層９，１０および１２を形成する工程との間に比
較的深いＮ形拡散により形成されるものであり、
その層抵抗値にして数Ω／□を有する拡散層が容
易に得られる。そのため、クロスオーバ２２の下
層配線の層抵抗を小さくすることができる。な
お、前記Ｎ形拡散層２０はそのN+埋込層３に接
続されていて、このN+埋込層３は横方向PNPト
ランジスタ２１のベース抵抗およびNPNトラン
ジスタ２３のコレクタ抵抗をそれぞれ低減させる
ためのN+埋込層２および４と接続されている。
形集積回路の構造断面図であり、図中第１図と同
一または相当部分は同一符号を付してある。この
実施例において第１図との異なる点は、横方向
（ラテラル）PNPトランジスタ２１のベースと、
NPNトランジスタ２３のコレクタを接続すべき
クロスオーバ２２の下層配線にＮ形不純物濃度の
高いＮ形拡散層２０を形成し、このＮ形拡散層２
０の両端に、該Ｎ形拡散層２０とそれぞれ接続し
て横方向PNPトランジスタ２１のベースとなる
Ｎ形拡散層１３およびNPNトランジスタ２３の
コレクタとなるＮ形拡散層１５を形成して、これ
らクロスオーバ２２とPNPトランジスタ２１お
よびNPNトランジスタ２３を一つの閉じたＰ形
分離壁８内に形成しようとするものである。この
場合、クロスオーバ２２の下層配線となるＮ形拡
散層２０は、Ｐ形基板１上に形成されたＮ形エピ
タキシヤル層に選択的にＰ形拡散を行つてＰ形の
分離層８を形成する工程と、各PNPトランジス
タ２１およびNPNトランジスタ２３のＰ形拡散
層９，１０および１２を形成する工程との間に比
較的深いＮ形拡散により形成されるものであり、
その層抵抗値にして数Ω／□を有する拡散層が容
易に得られる。そのため、クロスオーバ２２の下
層配線の層抵抗を小さくすることができる。な
お、前記Ｎ形拡散層２０はそのN+埋込層３に接
続されていて、このN+埋込層３は横方向PNPト
ランジスタ２１のベース抵抗およびNPNトラン
ジスタ２３のコレクタ抵抗をそれぞれ低減させる
ためのN+埋込層２および４と接続されている。
このような、上記実施例によると、クロスオー
バ２２の下層配線に不純物濃度の高いＮ形拡散層
２０を形成し、このＮ形拡散層２０の両端にそれ
ぞれ横方向PNPトランジスタ２１のベースとな
るＮ形拡散層１３とNPNトランジスタ２３のコ
レクタとなるＮ形拡散層１５を直接接続すること
により、従来のように双方のトランジスタのベー
スとコレクタとを接続する配線導体１８にる結線
が不要になる。また、前記Ｎ形拡散層２０はクロ
スオーバ２２の下層配線としてだけではなく、横
方向PNPトランジスタ２１のベースおよびNPN
トランジスタ２３のコレクタとして作用すること
になり、PNPトランジスタ２１のベース抵抗お
よびNPNトランジスタ２３のコレクタ抵抗が小
さくなる。しかも、これらクロスオーバ２２と
PNPトランジスタ２１、NPNトランジスタ２３
の間には従来のような分離壁８はないため、横方
向PNPトランジスタ２１とNPNトランジスタ２
３およびクロスオーバ２２を組み合わせた面積は
非常に小さくなる。さらには、上記Ｎ形拡散層２
０の拡散工程は双方のトランジスタ２１，２３を
形成するＰ形拡散層９，１０および１２の拡散工
程より前の工程で行うので、該Ｎ形拡散層２０と
配線導体１９との間の絶縁膜１７は従来のＰ形拡
散層１１と配線導体１９との間の絶縁膜よりも厚
く、Ｎ形エピタキシヤル層５，７上の絶縁膜１７
との段差が小さくなる。そのため、配線導体１９
が絶縁膜１７の段差部で切れるのを防止でき、し
たがつて、この導体にサージ性高電圧が印加され
た場合にも絶縁膜が破損されにくいなどの利点が
ある。
バ２２の下層配線に不純物濃度の高いＮ形拡散層
２０を形成し、このＮ形拡散層２０の両端にそれ
ぞれ横方向PNPトランジスタ２１のベースとな
るＮ形拡散層１３とNPNトランジスタ２３のコ
レクタとなるＮ形拡散層１５を直接接続すること
により、従来のように双方のトランジスタのベー
スとコレクタとを接続する配線導体１８にる結線
が不要になる。また、前記Ｎ形拡散層２０はクロ
スオーバ２２の下層配線としてだけではなく、横
方向PNPトランジスタ２１のベースおよびNPN
トランジスタ２３のコレクタとして作用すること
になり、PNPトランジスタ２１のベース抵抗お
よびNPNトランジスタ２３のコレクタ抵抗が小
さくなる。しかも、これらクロスオーバ２２と
PNPトランジスタ２１、NPNトランジスタ２３
の間には従来のような分離壁８はないため、横方
向PNPトランジスタ２１とNPNトランジスタ２
３およびクロスオーバ２２を組み合わせた面積は
非常に小さくなる。さらには、上記Ｎ形拡散層２
０の拡散工程は双方のトランジスタ２１，２３を
形成するＰ形拡散層９，１０および１２の拡散工
程より前の工程で行うので、該Ｎ形拡散層２０と
配線導体１９との間の絶縁膜１７は従来のＰ形拡
散層１１と配線導体１９との間の絶縁膜よりも厚
く、Ｎ形エピタキシヤル層５，７上の絶縁膜１７
との段差が小さくなる。そのため、配線導体１９
が絶縁膜１７の段差部で切れるのを防止でき、し
たがつて、この導体にサージ性高電圧が印加され
た場合にも絶縁膜が破損されにくいなどの利点が
ある。
なお、上記実施例では、PNPトランジスタ２
１に横方向PNPトランジスタを用いる場合につ
いて示したが、第３図に示すような基板PNPト
ランジスタを用いてもよく、またこの種の他の
PNPトランジスタを用いても同様の効果が得ら
れる。
１に横方向PNPトランジスタを用いる場合につ
いて示したが、第３図に示すような基板PNPト
ランジスタを用いてもよく、またこの種の他の
PNPトランジスタを用いても同様の効果が得ら
れる。
以上説明したように、この発明によれば、半導
体基板上にクロスオーバの下層配線を形成するＮ
形拡散層の両端に該Ｎ形拡散層とそれぞれ直接接
続されるＮ形拡散層を形成してその一方をベース
とするPNPトランジスタを設けるとともに、他
方をコレクタとするNPNトランジスタを設け、
これらクロスオーバとPNPトランジスタおよび
NPNトランジスタを一つの閉じた分離壁内に形
成したものであるから、クロスオーバの下層配線
の層抵抗を小さくすることができる。また、クロ
スオーバとPNPトランジスタおよびNPNトラン
ジスタとの間に分離壁がないため、全体の面積を
小さくできる。さらには、PNPトランジスタの
ベース抵抗とNPNトランジスタのコレクタ抵抗
が小さくなるとともに、クロスオーバの絶縁膜の
厚みが厚く、Ｎ形エピタキシヤル層上の絶縁膜と
の厚みの差が小さくなるので、絶縁膜の段差が小
さく、この段差部で配線導体が切れることもな
く、また配線導体にサージ性高電圧が印加された
場合にも絶縁膜が破損され難くなるなど特性向上
および信頼性向上にきわめて有効である。
体基板上にクロスオーバの下層配線を形成するＮ
形拡散層の両端に該Ｎ形拡散層とそれぞれ直接接
続されるＮ形拡散層を形成してその一方をベース
とするPNPトランジスタを設けるとともに、他
方をコレクタとするNPNトランジスタを設け、
これらクロスオーバとPNPトランジスタおよび
NPNトランジスタを一つの閉じた分離壁内に形
成したものであるから、クロスオーバの下層配線
の層抵抗を小さくすることができる。また、クロ
スオーバとPNPトランジスタおよびNPNトラン
ジスタとの間に分離壁がないため、全体の面積を
小さくできる。さらには、PNPトランジスタの
ベース抵抗とNPNトランジスタのコレクタ抵抗
が小さくなるとともに、クロスオーバの絶縁膜の
厚みが厚く、Ｎ形エピタキシヤル層上の絶縁膜と
の厚みの差が小さくなるので、絶縁膜の段差が小
さく、この段差部で配線導体が切れることもな
く、また配線導体にサージ性高電圧が印加された
場合にも絶縁膜が破損され難くなるなど特性向上
および信頼性向上にきわめて有効である。
第１図は従来のバイポーラ形集積回路の構造断
面図、第２図はこの発明の一実施例によるバイポ
ーラ形集積回路の構造断面図、第３図はこの発明
の他の実施例の構造断面図である。 １……Ｐ形のシリコン単結晶基板、２，３，４
……N+埋込層、５，７……Ｎ形エピタキシヤル
層、８……分離壁９，１０，１２……Ｐ形拡散
層、１３……PNPトランジスタのベースとなる
Ｎ形拡散層、１５……NPNトランジスタのコレ
クタとなるＮ形拡散層、１８，１９……配線導
体、２０……クロスオーバの下層配線を形成する
Ｎ形拡散層、２１……横方向（ラテラル）PNP
トランジスタ、２２……クロスオーバ、２３……
NPNトランジスタ。
面図、第２図はこの発明の一実施例によるバイポ
ーラ形集積回路の構造断面図、第３図はこの発明
の他の実施例の構造断面図である。 １……Ｐ形のシリコン単結晶基板、２，３，４
……N+埋込層、５，７……Ｎ形エピタキシヤル
層、８……分離壁９，１０，１２……Ｐ形拡散
層、１３……PNPトランジスタのベースとなる
Ｎ形拡散層、１５……NPNトランジスタのコレ
クタとなるＮ形拡散層、１８，１９……配線導
体、２０……クロスオーバの下層配線を形成する
Ｎ形拡散層、２１……横方向（ラテラル）PNP
トランジスタ、２２……クロスオーバ、２３……
NPNトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ Ｐ形半導体基板上に形成されたN+形埋込層
の上に形成された第１のN+形拡散層およびこの
第１のN+形拡散層上に絶縁膜を介して形成され
た配線導体からなるクロスオーバと、 前記Ｐ形半導体基板に一部が接するように前記
N+形埋込層上に形成されるとともに側方が前記
第１のN+形拡散層の一方の側面に接するＮ形の
第１のコレクタ層、この第１のコレクタ層の表面
に選択的に形成されたＰ形の第１のベース層、こ
の第１のベース層の表面に選択的に形成された
N+形の第１のエミツタ層、および前記第１のコ
レクタ層と前記第１のN+形拡散層の接合部表面
に両層にまたいで形成された配線接続用の第２の
N+形拡散層から構成されるNPNトランジスタ
と、 前記Ｐ形半導体基板に一部が接するように前記
N+形埋込層上に形成されるとともに側方が前記
第１のN+形拡散層の他方の側面に接するＮ形の
第２のベース層、この第２のベース層の表面に選
択的に形成されたＰ形の第２のエミツタ層、前記
第２のベース層と前記第１のN+形拡散層の接合
部表面に両層にまたいで形成された配線接続用の
第３のN+形拡散層、および第２のコレクタ層か
ら構成されるPNPトランジスタと を有することを特徴とする半導体集積回路。 ２ PNPトランジスタは、前記第２のコレクタ
層として前記第２のベース層の表面に選択的に形
成されたＰ形のコレクタ層を用いるラテラル
PNPトランジスタであることを特徴とする特許
請求の範囲第１項記載の半導体集積回路。 ３ PNPトランジスタは、前記第２のコレクタ
層としてＰ形半導体基板を用いる基板PNPトラ
ンジスタであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172804A JPS5961060A (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172804A JPS5961060A (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961060A JPS5961060A (ja) | 1984-04-07 |
| JPH0481342B2 true JPH0481342B2 (ja) | 1992-12-22 |
Family
ID=15948674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172804A Granted JPS5961060A (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961060A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101289A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-09-29 JP JP57172804A patent/JPS5961060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961060A (ja) | 1984-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5027183A (en) | Isolated semiconductor macro circuit | |
| JPH0441500B2 (ja) | ||
| JPH0481342B2 (ja) | ||
| JP2518929B2 (ja) | バイポ―ラ型半導体集積回路 | |
| JPS6155775B2 (ja) | ||
| JPH0425706B2 (ja) | ||
| JPS6031105B2 (ja) | 半導体装置 | |
| JPS601843A (ja) | 半導体集積回路 | |
| JPS6332259B2 (ja) | ||
| JPH0629466A (ja) | 半導体集積回路 | |
| JPH02114645A (ja) | バイポーラトランジスタ | |
| JPS59181058A (ja) | 半導体装置 | |
| JP2783888B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61268036A (ja) | 半導体装置 | |
| JPS6024039A (ja) | 半導体装置 | |
| JPH0157506B2 (ja) | ||
| JPH07226441A (ja) | 半導体装置 | |
| JPH0558256B2 (ja) | ||
| JPS6116569A (ja) | 半導体集積回路装置 | |
| JPH0132666B2 (ja) | ||
| JPS634715B2 (ja) | ||
| JPS58107645A (ja) | 半導体装置の製法 | |
| JPH0126545B2 (ja) | ||
| JPH06151450A (ja) | 半導体装置 | |
| JPH0241171B2 (ja) |