JPH04226079A - 半導体装置及びその製造方法及びそれを有する電子回路装置 - Google Patents

半導体装置及びその製造方法及びそれを有する電子回路装置

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JPH04226079A
JPH04226079A JP3106543A JP10654391A JPH04226079A JP H04226079 A JPH04226079 A JP H04226079A JP 3106543 A JP3106543 A JP 3106543A JP 10654391 A JP10654391 A JP 10654391A JP H04226079 A JPH04226079 A JP H04226079A
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semiconductor
source
insulating film
buffer layer
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Hisashi Shindo
進藤　寿
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリー、ロジック回
路、イメージセンサ等に利用される半導体装置及びその
製造方法及びそれを有する電子回路装置、情報処理装置
に関し、特にＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　
ｏｎ　　Ｉｎｓｕｌａｔｅｒ）型の半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】半導体装置の高速化のためには、寄生容
量の低減が必要とされている。それを実現するとともに
ラッチアップが防止され、耐放射線性の良好なものとし
ては、ＳＯＩ構造が良いとされている。このＳＯＩでは
絶縁基板上に半導体層が形成されており、基板との間の
寄生容量を低減することができる。ＳＯＩの製造方法の
一例としては、Ｓｉｌｃｏｎ　　ｏｎ　　Ｓａｐｐｈｉ
ｒｅ（ＳＯＳ），Ｓｅｐａｒａｔｉｏｎ　　ｂｙ　　Ｉ
ｍｐｌａｎｔｅｄ　　Ｏｘｙｇｅｎ（ＳＩＭＯＸ），レ
ーザ／ＥＢ再結晶法がある。
【０００３】これらの方法によって、製造されるＳＯＩ
素子は半導体層の結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近では膜厚を超薄膜化（例えば
厚さ０．１μｍ以下）にすることで、素子の固有のメカ
ニズムにより非常に高いモビリティを得ようとする研究
がある。
【０００４】しかし半導体を超薄膜化することにより生
じる１つの問題点として、図７のトランジスタの等価回
路に示す様にソース、ドレイン領域（３、２）も薄くな
るという点がある。その為に、ソース抵抗（Ｒｓ　）、
及びドレイン抵抗（ＲＤ　）が高抵抗化し、その抵抗成
分がトランジスタの動作スピードを引き下げてしまうこ
とがある。
【０００５】従来、この様な問題に対しては、例えば厚
いＳＯＩ層を形成しておいて、チャネル部のみエッチン
グする方法や、あるいは酸化した後、酸化膜を除去する
方法等によりチャネル部を薄くする方法が提案されてい
る。
【０００６】また日本特許公開第昭６０−２０５８２号
公報に記載されている様に、ソース、ドレイン部分のゲ
ート絶縁膜を除去した後、選択エピタキシャル成長によ
りソース、ドレイン部分のみが厚くなるように成膜する
製法もある。
【０００７】図８は、この様な従来例の構造を示す模式
的断面図であり、１’は薄いチャネル領域、２’は厚い
ドレイン領域、３’は厚いソース領域、４’はゲート電
極である。
【０００８】
【発明が解決しようとする課題】しかしながら、従来例
では図８の従来例の構造に示すように、チャネル領域１
’に対応する部分を薄膜化するか、あるいはソース領域
３’、ドレイン領域２’に対応する部分を厚くするか、
のいずれかを行った後にゲート電極４’を形成し、それ
をマスクとして、ソース領域３’、ドレイン領域２’を
形成すべくイオン注入を行っていた。その為にソース、
ドレイン領域を形成するべく厚くした部分と、実際にソ
ース、ドレインが形成される位置がずれる恐れがある。 従ってこの方法では位置合せを行う必要があり、そのた
め、図８に示すアライメントマージンａをとらなくては
ならない。本発明者の知見によれば、従来の素子が十分
な高速化を達成できない理由は、ａの幅の分だけソース
、ドレイン層以外の半導体部分が残り、これが寄生容量
増加の原因となっていることである。
【０００９】又、上記従来例の様な上に凹型の構造では
、電界がｂ，ｂ’の様な角の部分に集中しやすいため、
ゲート絶縁膜耐圧の劣化をまねき、信頼性を下げる原因
であることも判明した。
【００１０】（発明の目的）本発明の目的は、従来より
も高速動作が可能な半導体素子及び半導体素子の製造方
法を提供することにある。
【００１１】また本発明の別の目的は、従来よりも比較
的簡単な製造工程による高い歩留りが得られる半導体素
子の製造方法を提供し、そのような簡単な工程にて製造
可能な信頼性の高い半導体素子を提供することにある。
【００１２】本発明の更に別の目的は、寄生抵抗が低く
なり、耐圧の劣化が生じ難い構成の半導体素子及び半導
体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は上述した課題を
解決し、目的を達成するための手段として、絶縁膜上に
ソース領域、ドレイン領域及びチャネル領域を含む半導
体層が設けられ該半導体層上にゲート絶縁膜を介してゲ
ート電極が設けられた半導体装置において、前記チャネ
ル領域の厚みは、前記ソース或いは前記ドレイン領域の
厚みより小さく、且つ前記チャネル領域と前記絶縁膜と
の界面のレベルと前記ソース或いは前記ドレイン領域と
前記絶縁膜との界面のレベルが異なることを特徴とする
半導体装置を提供するものである。
【００１４】更に本発明は、絶縁膜上にソース領域、ド
レイン領域及びチャネル領域を含む半導体層が設けられ
、該半導体層上にゲート絶縁膜を介してゲート電極が設
けられた半導体装置の製造方法において、ａ）　　半導
体基体を用意し、 ｂ）　　該半導体基体における、前記チャネル領域を形
成する部位の上にバッファ層を設け、 ｃ）　　前記バッファ層を設けた後に前記半導体層の構
成材料と反応して絶縁材料となることのできるイオンを
イオン注入法により半導体基体に注入し、前記チャネル
領域の厚みは、前記ソース或いは前記ドレイン領域の厚
みより小さく、且つ前記チャネル領域と前記絶縁膜との
界面のレベルと前記ソース或いは前記ドレイン領域と前
記絶縁膜との界面のレベルが異なる半導体装置を製造す
ることを特徴とする半導体装置の製造方法を提供するも
のである。
【００１５】（実施態様例）本発明の好適な実施態様例
の１つは、チャネル部よりもソース、ドレイン部の厚み
が厚く、且つチャネル部と下部絶縁層との界面よりソー
ス、ドレイン部と下部絶縁層との界面のほうが深い構成
のＳＯＩ型トランジスタである。
【００１６】そして、上記構造を得る為の本発明の１つ
の実施態様例は、半導体基板上のチャネル領域を形成す
べき部分にバッファー層を形成した後、前記半導体基板
の材料と反応して絶縁物を形成することができるイオン
を前記基板に打ち込む事により、前記イオンの半導体層
への注入深さを変えることで、チャネル領域に対応する
部分とソース、ドレイン領域に対応する部分の厚さの異
なる半導体素子を形成する半導体素子の製造方法である
。
【００１７】図１は前述した実施態様例による半導体装
置を示す模式的断面図である。
【００１８】ここで、５１１は半導体基体領域であり、
その上部に絶縁層膜５１２及び半導体層５１４を有する
。絶縁層５１２はチャネル領域５１５の下とソース、ド
レイン領域５１３、５１４の下とではその界面のレベル
が異なる。界面５３３は、界面５３１、５３６よりも表
面５４０により近い位置にあり、同様に界面５３４は界
面５３２、５３５よりも表面５４０により近い位置にあ
る。
【００１９】従って、チャネル、ソース、ドレインの表
面５４０は共通のレベルにあるので、チャネル領域５１
５よりもソース、ドレイン領域５１３、５１４のほうが
その厚みが大きい。
【００２０】５１６はゲート絶縁膜、５１７はゲート電
極、５１９、５１９’はソース、ドレイン電極、５１８
は層間絶縁膜、５２０は保護層である。
【００２１】本半導体装置は、ソース、ドレイン、チャ
ネルの各領域５１３、５１４、５１５の導電型を適宜設
定することにより、ＮチャネルＦＥＴ，ＰチャネルＦＥ
Ｔを製造できる。もちろんそれらを組み合わせればＳＯ
Ｉ型ＣＭＯＳ回路を構成できる。
【００２２】上記製造方法を用いて製造した半導体素子
は、ソース、ドレイン領域の低抵抗化が可能となり、こ
の時ゲート絶縁膜の耐圧劣化が起る事も極めて少ない。
【００２３】所定の厚みのチャネル領域を形成する為に
採用されるバッファー層としては、絶縁層を形成する為
のイオンが基板内に到達する距離を小さくできる材料で
あればよく、通常の半導体プロセスに用いられる非単結
晶シリコン等の半導体材料、酸化シリコン、窒化シリコ
ン等の絶縁材料、或いはＡｌ，Ｗ，Ｍｏ，Ｃｕ等の金属
や該金属を含む合金やシリサイド等が用いられる。
【００２４】チャネル上のバッファ層の厚みは、形成す
べきチャネルの膜厚とソース、ドレインの膜厚との差に
相当する厚みであることが望ましい。
【００２５】これは、酸素イオンや窒素イオン等のイオ
ンの到達距離はバッファ層の膜厚に大きく依存するが、
バッファ層の材料にはそれほど依存しない為である。そ
の代表的メカニズムは以下の通りである。
【００２６】加速電圧が印加されて、イオン源より発射
されたイオンは、チャネル領域を形成する為の部位にバ
ッファ層を介して注入される。このバッファ層は、ソー
ス、ドレイン領域を形成する為の部位の上にある第２の
バッファ層（ＢやＰの通常のイオン注入法で用いられる
保護用の膜）よりも厚い膜である。
【００２７】チャネルを形成すべき個所に向けて打込ま
れたイオンは、バッファ層を通過する際にその運動エネ
ルギーが失われるので、例えば界面５３３に示す位置ま
でしか到達しない。これに対してソース、ドレインを形
成すべき個所に向けて打込まれたイオンは、薄い第２の
バッファ層を通過する間に失われる運動エネルギーが少
ないので界面５３１、５３６にまで到達するのである。
【００２８】従って、この厚みは、形成すべきチャネル
、ソース、ドレイン領域の厚みに応じて適宜設定される
ものである。よって形成すべきチャネル領域の厚みとソ
ース、ドレイン領域の厚みとの差にほぼ等しい厚さとす
ることができるのである。
【００２９】従って、上述したメカニズムを考慮すれば
、前記のチャネル領域に対応する部分のバッファー層と
して、ゲート絶縁膜とゲート電極材、ソース、ドレイン
領域に対応する部分のバッファー層としてゲート絶縁膜
を用いることにより、半導体層の薄い部分とチャネル領
域、及び厚い部分とソース、ドレイン領域のセルフ・ア
ライン（自己整合）プロセスを実現することもできる。
【００３０】本発明におけるチャネル領域の厚さは、注
入酸素イオンＯ＋　の加速電圧、ドーズ量、バッファー
層の膜厚及び材料等により決定される。
【００３１】注入酸素イオンの加速エネルギーは、大き
すぎるとチャネル部の単結晶層の結晶欠陥が多くなり特
性が悪くなる。また、加速エネルギーが小さすぎると、
単結晶層の厚さが薄くなりすぎるため、これもまた特性
に悪影響を及ぼす。よって注入イオンの加速電圧は、１
５０ｅＶ〜２４０ｅＶの範囲に設定することが望ましく
、更に望ましくは、１８０ｅＶ〜２２０ｅＶとするのが
良い。
【００３２】本発明におけるドーズ量は、設定が大きい
ほど絶縁層の層厚を厚くするとともに単結晶層の層厚を
薄くする作用を有する。本発明においては、ソース、ド
レイン領域の単結晶層の層厚はできるだけ厚いことが望
ましく、また、絶縁層からなる下部バリア層の層厚も厚
いほうが望ましい。２つの層の層厚を望ましい範囲とす
るため、ドーズ量は８．０×１０１７〜２．５×１０１
８／ｃｍ２　に設定するのが良く、更に望ましくは、１
．２×１０１８〜２．０×１０１８ｃｍ２　／ｃｍ２　
とするのが良い。
【００３３】
【実施例】本発明の実施例を以下に述べる。
【００３４】（実施例１）図２は実施例１の半導体装置
の製造工程を示すものである。
【００３５】本実施例の半導体装置の製造工程について
説明する。
【００３６】まず図２（ａ）に示す様に、低抵抗１００
０Ω・ｃｍ面方位（１００）のＰ型Ｓｉ基板１１の表面
を熱酸化して厚さ９５０ÅのＳｉＯ２　膜をバッファー
層１０１として形成した。
【００３７】次にソース、ドレインに対応する部分の前
記熱酸化膜１０１をパターニングして除去した。
【００３８】その後、図２（ｂ）に示す様に、周知のイ
オン注入装置を用いて加速電圧２００ｋｅＶ、総ドーズ
量１．８×１０１８　　／ｃｍ２　、基板温度６００℃
で酸化イオン（０＋　）を注入した。こうしてＳｉウェ
ハ内には酸素の原子がほとんど存在しない層４１と、酸
素原子がシリコン原子と同じ程度に存在する層４２とが
できた。
【００３９】ここでバッファー層１０１の下層のシリコ
ン内での酸素原子の飛程距離は、バッファー層１０１が
ある分、周辺のシリコン内での酸素原子の飛程距離より
も短くなる。
【００４０】次に図２（ｃ）に示す様に、この基板を、
Ｎ２　ガス雰囲気中で１３５０℃、３０分のアニールを
行なった。こうしてソース、ドレインに対応する部分に
は表面側に約２２００Å厚の単結晶層３１と、その下部
に約３７００Åの酸化シリコンからなる下部バリア層１
２が形成された。またチャネル部分に対応する部分には
、表面に約９４０Åの単結晶層３１と、その下部に約３
７００Åの酸化シリコンからなる下部バリア層１２が形
成された。次いで、表面の絶縁膜をエッチング除去した
後、熱酸化により約５００Åのゲート酸化膜１６を形成
した。
【００４１】次に図２（ｄ）に示す様に、チャネル部分
を形成すべき部分の上に、ｎ＋　型のｐｏｌｙ−Ｓｉを
約４０００Å堆積させ、パターニングしてゲート電極１
７を形成した。
【００４２】その後ソース、ドレイン形成の為に用いる
イオン注入の為のバッファー膜を形成するために、８５
０℃、Ｈ２　／Ｏ２　＝０．５のウェット酸化を８０分
行なった。これにより形成された酸化膜をバッファー膜
としてリンイオン（Ｐ３１）を３５ｋｅＶ、１×１０１
５／ｃｍ２　の条件でイオン注入し、ゲート電極１７を
マスクとしたセルフ・アラインプロセスでソース、ドレ
インの高不純物濃度領域１３、１４を形成する。
【００４３】この後、図２（ｅ）に示すように、酸化シ
リコンからなる層間絶縁膜１８を堆積し、ソース、ドレ
イン領域の不純物活性化のため、９００℃、３０分のア
ニールを行い、コンタクトホール形成した。次いで配線
１９を形成し、窒化シリコンからなるパッシベーション
膜２０を形成することによって、ｎチャネルＭＯＳＦＥ
Ｔを製造した。
【００４４】このｎ−ＭＯＳＦＥＴの動作特性を調べた
ところ、ソース、ドレインの抵抗値はソース、ドレイン
の厚さとチャネル部分の厚さが同じものと比べて約１／
３となり、動作スピードは約３倍となった。またゲート
絶縁膜の耐圧も１０ＭＶ／ｃｍ以上と良好な結果を示し
た。
【００４５】又、ドレイン端での電界集中も緩和され、
ドレイン耐圧も向上した。
【００４６】（実施例２）次に本発明の実施例２につい
て説明する。
【００４７】本実施例は、前出の実施例１における最終
的に取除かれるバッファ層１０１を用いることなく、本
発明による半導体素子を製造するものである。
【００４８】即ち、ゲート電極自体をバッファ層として
用いるもので、半導体層の薄い部分とチャネル領域、及
び厚い部分とソース、ドレイン領域をセルフ・アライン
によって形成するものである。
【００４９】図３は、この実施例２の半導体装置の製造
方法を説明する為の模式図である。
【００５０】図に示すように、まず面方位（１００）比
抵抗１０００Ω・ｃｍのＰ型Ｓｉ基板１１上に熱酸化法
により５００Åのゲート絶縁膜１６’を形成した。
【００５１】次にｎ＋　型ｐｏｌｙ−Ｓｉを堆積させ、
ＷＳｉ２　２７を堆積させた後、前記ｎ＋　型ｐｏｌｙ
　　Ｓｉ及びＷＳｉ２　２７をパターニングして厚さ５
００Åのポリシリコン１７’及び厚さ５００ÅのＷＳｉ
２　２７の２層からなるゲート電極を形成した（図３（
ａ））。
【００５２】次に前記のゲート絶縁膜１６’をソース、
ドレイン領域形成用のバッファー層とし、またゲート電
極１７’、２７とゲート絶縁膜１６’とをチャネル領域
形成用のバッファ層として、酸素を加速電圧２００ｋｅ
Ｖ、総ドーズ量１．８×１０１８／ｃｍ２　、基板温度
６００℃で基板に注入した（図３（ｂ））。
【００５３】この基板をＮ２　ガス雰囲気中で１３５０
℃、３０分アニールを行なったところ、チャネル領域に
は５４０Åの単結晶層１５’と、その下部に３７００Å
の酸化シリコンからなるバリア層１２’が形成され、ソ
ース、ドレイン領域１３’、１４’には１７００ÅのＳ
ｉ単結晶層と、その下部に３７００Åの酸化シリコンか
らなるバリア層１２’が形成された。
【００５４】その後、実施例１と同様にゲート電極１７
’、２７をマスクにソース、ドレイン層間絶縁膜を形成
し、コンタクトホールを形成し、配線、パッシベーショ
ン膜を形成してｎ−チャネルＭＯＳＦＥＴを形成した（
図３（ｃ））。
【００５５】このｎ−ＭＯＳの動作特性を調べたところ
、実施例１と同様に動作スピードが向上し、絶縁膜耐圧
も良好であり、ドレインの寄生容量も従来の１／２以下
に低減した。
【００５６】以上説明した、本発明の半導体装置として
のトランジスタは、３次元集積回路や密着型イメージセ
ンサ及び液晶表示装置といった電子回路装置に採用する
ことにより、その装置特性を大巾に改善し得る。更にこ
のような電子回路装置は複写機、ファクシミリ、イメー
ジリーダ、ワードプロセッサー、液晶テレビ等の情報処
理装置に搭載される。
【００５７】図４は、密着型イメージセンサの回路図で
あり、本発明によるトランジスタは信号読出し用のスイ
ッチ手段として光電変換用受光素子と共に同一基体上に
一体的に形成されている。
【００５８】図４は、説明を簡単にする為に４セグメン
ト×２ブロックを示したものであり、これを例にとり説
明する。各受光素子Ｓ１　〜Ｓ８はブロック毎に共通に
ブロック選択用のＴＦＴスイッチＳＷ１　、ＳＷ２　を
介して基準電圧源Ｖｃに接続されている。各受光素子Ｓ
１　〜Ｓ８　の他方の電極は各々セグメント選択用のＴ
ＦＴスイッチＴＳＷ１　〜ＴＳＷ８　に接続され、ＴＦ
ＴスイッチＴＳＷ１　〜ＴＳＷ８　の各ゲートは各ブロ
ック内の対応するセグメント同士が共通に接続されてゲ
ート共通線を構成しており、シフトレジスタＳＲにて走
査される、各ソースは共通に接続されて共通出力線ＶＯ
ＵＴ　より出力される。
【００５９】このようなイメージセンサＩＳは、図６に
示すような、原稿照明用の光源ＬＳ及び原稿Ｐを読取り
位置に保持する保持手段でもある搬送ローラＴＲ、およ
び光源ＬＳとローラＴＲとイメージセンサＩＳとを制御
する制御手段ＣＯＮＴと共に情報処理装置を構成してい
る。
【００６０】図５は液晶表示装置を示す回路図であり、
本発明のトランジスタは各画素を構成する液晶セルＬＣ
１　〜ＬＣ４　を駆動するスイッチＤＳＷ１　〜ＤＳＷ
４　に用いられ、ゲートとソースがマトリクス結線され
、垂直線選択用のシフトレジスタＶＳＲと水平線選択用
のシフトレジスタＨＳＲとで駆動される。
【００６１】このような液晶表示装置は、図６で示した
情報処理装置に搭載されて制御手段によって、前記セン
サにて読み取った出力信号が液晶表示装置に入力されて
画像を表示する。こうして、原稿読取りのモニターが可
能となっている。
【００６２】
【発明の効果】以上説明した様に、本発明によれば、薄
膜ＳＯＩＭＯＳトランジスタにおいて、ソース、ドレイ
ンの抵抗による動作スピードの低下を改善することがで
き、また従来例の様にゲート絶縁膜の耐圧劣下、あるい
は寄生容量の増加のない高性能な半導体装置を得ること
ができる。
【図面の簡単な説明】
【図１】本発明の好適な実施態様例を示す為の模式的断
面図。
【図２】本発明の第１の実施例による半導体装置の製造
方法を説明する為の模式図。
【図３】本発明の第２の実施例による半導体装置の製造
方法を説明する為の模式図。
【図４】本発明のトランジスタを用いた密着型イメージ
センサの回路図。
【図５】本発明のトランジスタを用いた液晶表示装置の
回路図。
【図６】本発明の半導体装置によるイメージセンサを用
いた情報処理装置の模式図。
【図７】ＭＯＳトランジスタを有する半導体素子の等価
回路を説明する為の模式図。
【図８】従来のＭＯＳトランジスタの一部を示す模式的
断面図。
【符合の説明】
１’　　薄いチャネル領域 ２’　　厚いドレイン領域 ３’　　厚いソース領域 ４’　　ゲート電極 １１　　Ｓｉ基板 １２　　下部バリア層 １３　　ソース領域 １４、１４’　　ドレイン領域 １５、１５’　　チャネル領域 １６、１６’　　ゲート酸化膜 １７、１７’　　ゲート電極 １８、１８’　　層間絶縁膜 １９、１９’　　配線 ２０、２０’　　パッシベーション膜 ２７　　ＷＳｉ２　 １０１　　バッファー層 ＩＳ　　イメージセンサ ＬＳ　　原稿照明用の光源 Ｐ　　原稿 ＴＲ　　搬送ローラ ＣＯＮＴ　　制御手段 ５１１　　半導体基体領域 ５１２　　絶縁層膜 ５１３、５１４　　ソース、ドレイン領域５１５　　チ
ャネル領域 ５１６　　ゲート絶縁膜 ５１７　　ゲート電極 ５１８　　層間絶縁膜 ５１９、５１９’　　ソース、ドレイン電極５２０　　
保護層 ５３１、５３２、５３３、５３４、５３５、５３６　　
界面 ５４０　　表面

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】　　絶縁膜上に、ソース、ドレイン領域及
    びチャネル領域を含む半導体層が設けられ、該半導体層
    上にゲート絶縁膜を介してゲート電極が設けられた半導
    体装置において、前記チャネル領域の厚みは、前記ソー
    ス或いはドレイン領域の厚みより小さく、且つ前記チャ
    ネル領域と前記絶縁膜との界面のレベルと、前記ソース
    或いはドレイン領域と前記絶縁膜との界面のレベルが異
    なることを特徴とする半導体装置。
  2. 【請求項２】　　前記絶縁膜は半導体基体領域の上に設
    けられていることを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】　　前記チャネル領域の表面と前記ソース
    及びドレイン領域の表面とは同じレベルにあることを特
    徴とする請求項１に記載の半導体装置。
  4. 【請求項４】　　前記半導体層は、単結晶シリコンであ
    ることを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】　　前記半導体装置は、ＭＯＳ型電界効果
    トランジスターであるこを特徴とする請求項１に記載の
    半導体装置。
  6. 【請求項６】　　前記ＭＯＳ型電界効果トランジスター
    は、ＮチャネルＭＯＳ型電界効果トランジスターである
    請求項５に記載の半導体装置。
  7. 【請求項７】　　前記ＭＯＳ型電界効果トランジスター
    は、ＰチャネルＭＯＳ型電界効果トランジスターである
    請求項５に記載の半導体装置。
  8. 【請求項８】　　前記絶縁層は酸化シリコンである請求
    項１に記載の半導体装置。
  9. 【請求項９】　　絶縁膜上にソース領域、ドレイン領域
    及びチャネル領域を含む半導体層が設けられ、該半導体
    層上にゲート絶縁膜を介してゲート電極が設けられた半
    導体装置の製造方法において、半導体基体における前記
    チャネル領域を形成する部位の上に、バッファ層を設け
    る工程と、前記バッファ層を設けた後に、前記半導体層
    の構成材料と反応して絶縁材料となることのできるイオ
    ンをイオン注入法により半導体基体に注入し、前記チャ
    ネル領域の厚みは、前記ソース或いは前記ドレイン領域
    の厚みより小さく、且つ前記チャネル領域と前記絶縁膜
    との界面のレベルと前記ソース或いは前記ドレイン領域
    と前記絶縁膜との界面のレベルが異なる構造を形成する
    工程とを有することを特徴とする半導体装置の製造方法
    。
  10. 【請求項１０】　　前記イオンは、酸素イオンであるこ
    とを特徴とする請求項９に記載の半導体装置の製造方法
    。
  11. 【請求項１１】　　前記バッファ層は、少なくとも１つ
    の絶縁層を含むことを特徴とする請求項９に記載の半導
    体装置の製造方法。
  12. 【請求項１２】　　前記バッファ層は、少なくとも１つ
    の半導体層を含むことを特徴とする請求項９に記載の半
    導体装置の製造方法。
  13. 【請求項１３】　　前記バッファ層は、少なくとも１つ
    の金属層を含むことを特徴とする請求項９に記載の半導
    体装置の製造方法。
  14. 【請求項１４】　　前記バッファ層は、ゲート電極及び
    ゲート絶縁膜を含むことを特徴とする請求項９に記載の
    半導体装置の製造方法。
  15. 【請求項１５】　　前記バッファ層とは異なり、且つ該
    バッファ層よりも薄い第２のバッファ層がソース及びド
    レイン領域を形成する為の部位上に設けられ、前記バッ
    ファ層及び該第２のバッファ層を介して、前記イオンを
    前記半導体基体に注入する工程を含むことを特徴とする
    請求項９に記載の半導体装置の製造方法。
  16. 【請求項１６】　　請求項１に記載の半導体装置と、光
    電変換素子とが同一基体上に一体的に形成されている電
    子回路装置。
  17. 【請求項１７】　　請求項１に記載の半導体装置と、該
    半導体装置により駆動される液晶セルとを有する電子回
    路装置。
  18. 【請求項１８】　　請求項１に記載の半導体装置と光電
    変換素子とが同一基体上に一体的に形成されている電子
    回路装置と、原稿を読取位置に保持するための手段と、
    該原稿を照明するための光源と、を有する情報処理装置
    。
  19. 【請求項１９】　　請求項１に記載の半導体装置と該半
    導体装置により駆動される液晶セルとを有する電子回路
    装置と、該電子回路装置に入力する信号を出力する手段
    と、を有する情報処理装置。
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