JPH0225036A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0225036A JPH0225036A JP63172710A JP17271088A JPH0225036A JP H0225036 A JPH0225036 A JP H0225036A JP 63172710 A JP63172710 A JP 63172710A JP 17271088 A JP17271088 A JP 17271088A JP H0225036 A JPH0225036 A JP H0225036A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置の製造方法に関し、詳しくは高速、
且つ高集積化に対応でき、さらに耐α線に優れたＭＯＳ
トランジスタの製造方法に関する。
且つ高集積化に対応でき、さらに耐α線に優れたＭＯＳ
トランジスタの製造方法に関する。
【従来の技術）
ＭＯＳトランジスタの電気特性の向上を目的として、絶
縁膜上に形成した単結晶シリコン（Ｓ。 Ｉ ： ５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
膜に活性領域を有する素子構造が提案されている。とく
に、ＭＯＳトランジスタのソース及びドレインを絶縁膜
上に形成する素子構造（以後、Ｓ／Ｄ−３ＯＩ ＭＯ
Ｓと称す）では、ソース及びドレインが絶縁膜上にない
従来の素子構造に比べ、 ■浮遊容量の低減ができ、素子の高速化が可能となる、 ■素子の微細化に伴って重要な問題となるα線によるソ
フト・エラーの低減等の改善が可能となる 等の利点を有している。 Ｓ／Ｄ−８○工 ＭＯＳトランジスタのチャネル領域も
含む活性領域を全て絶縁膜上に形成した単結晶シリコン
膜内に作成する素子構造と比べても、 ■単結晶成長の種となる基板開孔部（以後、シード部と
称す）周辺の最も結晶性の良い領域に素子を形成できる
こと、 ■シード部で基板と接触するため、素子の基板電位の制
御ができること、 等の利点がある。 なお、この装置を用いたｄＲＡＭセルについては、アイ
・イー・イー・イー、テクニカル ダイジェスト（１９
８７年）第３４４頁から第３４７頁（Ｉ ＥＥＥ、 Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ （１９８７）ｐ ｐ
３４４−３４７）において論じられている。 上記ｄＲＡＭセルにおけるスイッチングＭＯＳトランジ
スタがＳ／Ｄ−ＳＯＩ Ｍｏ５であり、この素子の製
造方法は次のような工程である。 ｊ）シリコン基板表面に通常の熱酸化により酸化膜を形
成する。 ｉｉ）素子のゲートとなる領域に酸化膜の開孔部を形成
し、その開孔部をシードとしてシリコンの選択成長させ
る。 １ｉｉ）選択成長ではシードから酸化膜上にオーバ・ハ
ングさせた横方向の単結晶シリコンを得るため、シード
上の膜厚が酸化膜上のものに比べて厚い。そのため、試
料表面を研磨し、酸化膜の単結晶シリコンの厚さを所望
の膜厚に加工する。 ｉｖ）シード上に通常の多結晶シリコン・ゲート形成工
程によりゲート電極を形成６ ■）ゲートをマスクとして、ソース・ドレインのイオン
打ち込みを行ないＭｏＳトランジスタを形成。 【発明が解決しようとする課Ｍ１ 上記従来のＳ／Ｄ−３○工 ＭＯＳトランジスタの製造
方法では、シード・パターンとゲート・パターンとの合
わせ精度がリソグラフィの暦聞合わせ精度に依存する。 このシード層とゲート層との整合性が良くないとソース
、またはドレインの不純物領域がシード内に侵入し、素
子を動作させる際に基板内に空乏領域が形成され、浮遊
容量が増加する。その結果、素子の動作速度が遅くなる
。 また、空乏領域が基板内に形成されるとα線による・エ
ラーの発生原因となる。従って、この素子構造を形成す
る場合、特に素子を微細化しても動作速度及びα線のよ
るソフト・エラーの低減という効果を生かすためには、
シード・パターンとゲート・パターンとの整合性を十分
に加味した素子形成工程が必要となる。 本発明の目的は、素子の動作速度およびα線によるソフ
ト・エラーを低減するＳ／Ｄ−８○工ＭＯＳトランジス
タを歩留まり良く生産するための製造方法を提供するこ
とにある。 【課題を解決するための手段１ 上記目的は、シード・パターンとゲート・パターンとの
整合性を得るために、ゲート・パターンを形成した後に
、ゲート・パターンをマスクとして酸素イオンを打ち込
み、ソースおよびドレイン形成領域の直下に埋め込まれ
た酸化膜を形成し。 その後再びゲート・パターンをマスクとしてソースおよ
びドレインを形成する不純物を打ち込むことにより、達
成される。 【作用１ 予め酸化膜上に形成したゲート・パターンは、ソース及
びドレイン直下の絶縁膜形成のための酸素イオン打ち込
みと、ソース及びドレイン形成のだめの不純物イオン打
ち込みのマスクとして用いる。それによって、シード部
はゲート・パターンによる自己整合で形成される。従っ
て、Ｓ／Ｄ−ＳＯＩ ＭＯＳトランジスタは、微細化
に対応が可能であり１歩留まりが良好な信頼性の高い製
造工程によって形成できる。 【実施例） 以下に、本発明の詳細な説明する。 〈実施例１〉 先ず、ｐ型車結晶シリコン（１００）基板１を１０００
’Ｃの酸素雰囲気中で２０分間の熱処理し、約２５ｎｍ
の酸化膜２を形成した。その後、Ｖｃｈ制御のためのＢ
＋イオン３の打ち込みを行なった（第１図ａ参照）。 次に、リン（Ｐ）を１０”／■３程度添加した多結晶シ
リコン膜４を約０．４μｍ堆積した（第１図す参照）。 この多結晶シリコン膜４をホトレジストパターン６をマ
スクにＣＦ４ガスを用いたドライ・エツチングにより多
結晶シリコンのゲート５を形成した。そして、ゲート加
工に用いたホトレジスト・パターン６を残した状態で酸
素イオン７の打ち込み（１６０” ＋ １５０ Ｋ ｅ
Ｖ ｒ ２ Ｘ ＩＱ ”ｄｌｌ””）を行ない、ゲ
ート領域以外の基板１に酸化膜（基板１表面から深さ約
０．２〜０．５μｍの酸化膜）８を形成した（第１図Ｃ
参照）。 その後、ホトレジストパターン６を酸素プラズマ中で除
去した。さらに、Ａｓイオン９の打ち込み（８０ＫｅＶ
、５Ｘ１０”ａ！１−”）を行ない、ソース１ｏ及びド
レイン１１を形成した（第１、図ｄ参照）。 次に、素
子間の分離を行なった。素子形成領域にホトレジストパ
ターン１２を形成し、シリコンと酸化膜とのエツチング
比の大きいドライ・エツチング条件によりレジストパタ
ーンの外側にある多結晶シリコンを除去し、その後、弗
酸の水溶液を用いて酸化膜２をエツチングし、引き続き
ドライ・エツチングによってイオン打ち込みによる酸化
膜８の上部のシリコン基板１をエツチング除去した（第
１図Ｃ参照）。 その後、ホトレジストパターン１２を除去し、層間絶縁
膜として被着したＰドープのＣＶＤ酸化膜１３に、配線
接続のためのコンタクト孔１４を形成した。特に、ゲー
ト５のコンタクト孔は、接触面積を大きくするためゲー
トパターンより大きくした。 最後にＡＩの堆積とそのパターニングによりＡ１配線１
５を形成してＳ／Ｄ−３ＯＩ ＭＯＳトランジスタを
作成した（第１図ｆ、ｇ参照、ここで、同図ｇは同＠ｆ
の平面図である）。 上記のような製造工程により形成した本実施例のＳ／Ｄ
−ＳＯＩ ＭＯＳトランジスタは、ゲートパターンを
マスクとした酸素イオン打ち込みによって基板内部に酸
化膜層８を形成するので、シードとゲートとの整合性の
良好な素子が形成できる。したがって１本発明の製造方
法で形成した素子は、従来の素子形成工程に比べてシー
ドとゲートとの合わせ余裕が不用となるため、素子の面
積を合わせ余裕分だけ縮小することができた。また、電
気特性に関しても、シードとゲートとの合わせずれが起
きないので、ソース及びドレインの接合部で生じていた
浮遊容量が小さくなり動作速度が３％程度高くなった。 更に、試料間の特性のバラツキも小さくなった。 しかし、上記実施例１では、特性の向上は確認できたが
、素子分離に、エツチングを採用しているためゲート５
が素子の活性領域上に存在する。 そのため、活性領域をエツチングした側面の低濃度領域
Ｌ（第２図参照）で、ソースとドレインとの間にリーク
電流が生じる原因となった。 〈実施例２〉 ｐ型（１００）単結晶シリコン基板１にＬＯＧＯ８酸化
用の２０ｎｍの下敷酸化膜１６と３５０ｎｍのＣＶＤ窒
化膜を堆積し、、その後、通常のホトエツチングにより
素子形成領域に窒化膜パターン１７を形成し、この窒化
膜パターン１７をマスクとして、通常のウェット酸化に
より膜厚８００ｎｍの酸化膜１８を形成した（第１図Ｃ
参照）。 その後、窒化膜パターン１７及び下敷酸化膜１６を除去
し、新たに２０ｎｍのゲート酸化膜１９を形成した。こ
の後Ｖｉｈ制御のためのＢ３イオン３の打ち込みを行な
った１次に、リン（Ｐ）を１０ ” ’ ／ （Ｍ ３
程度添加した多結晶シリコン膜を堆積し、レジストパタ
ーン６をマスクとして、水素希釈のＳＦ、ガスを用いた
ドライ・エツチングにより上記多結晶シリコンの不要部
を除去してゲート５を形成した。さらに、ゲート５の加
工に用いたレジストパターン６を残した状態で酸素イオ
ン７の打ち込み（１６０”、１５０ＫｅＶ、２Ｘ１０”
ａｍ−”）を行ない、ソース、ドレインとなる領域の直
下に酸化膜８を形成した（第３図す参照）。 次に、レジストパターン６を酸素プラズマ中で除去した
後、Ａｓイオン９の打ち込み（６０ＫｅＶ、 ５ Ｘ
１０”ｃｍ−”）を行ないソース１０及びドレイン１１
を形成した（第３図Ｃ参照）その後、層間絶縁膜として
ＰドープのＣＶＤ酸化膜（ＰＳＧ）１３を被着し、通常
のホトエツチング工程を用いてコンタクト孔１４を形成
した。 最後に、Ａ１を堆積し、ホトエツチング工程によりＡ１
配線１５を形成した（第１図Ｃ参照）上記の実施例によ
って形成したＳ／Ｄ−８ＯＩＭＯＳトランジスタあは、
実施例１で問題となったリーク電流が検出されなかった
。また、”０３イオン打ち込みによるソース及びドレイ
ン直下のＭａ膜膜形形成行なった素子の特性は、絶縁膜
８を形成しない従来の素子構造の特性に比べて、動作速
度及びα線によるソフトエラーが減少することを確認し
た。 しかし、上記実施例２において形成される絶縁膜８を調
べると、膜中に酸素の析出が見られ良質の絶縁膜になっ
ていないことが分かった。 〈実施例３〉 実施例２の工程に従ってゲート酸化膜１９まで形成した
後、Ｖｔｈ制御のた。めのＢ１イオン打ち込みを行なわ
ず、先にゲート用のリン（Ｐ）を １ｏ２１／ａ１１３
程度添加した多結晶シリコンｌＩ４を堆積した。この多
結晶シリコン膜４の膜厚は、後の酸素イオン打ち込みの
際のマスクとして用いるため約９００ｎｍとした（第４
図ａ参照）。この多結晶シリコン膜４は、レジストパタ
ーン６をマスクとして水素希釈のＳＦ、ガスを用いたド
ライエツチングにより多結晶シリコンのゲート５とした
。 その後、酸素イオン打ち込み７ （”Ｏ” １５０
Ｋ ｅ Ｖ、 ２ Ｘ １０”ａｍ−”）を行ない、ソ
ース及びドレインとなる領域の直下に酸化膜８を形成し
た（第４図す参照）。この酸化膜８は膜中に酸素の析出
が存在するため、この試料を窒素雰囲気中で熱処理 （
１１５０℃、２時間）した。 次に、水素希釈のＳＦ、ガスを用いたドライエツチング
により酸化膜２０上の多結晶シリコン膜５′を除去し、
さらに弗酸水溶液で、酸素イオン打ち込みによって形成
したゲート内の酸化膜層２０（膜厚；約０．４μｍ）を
除去した（第４図ｄ参照）。ここで、上記多結晶シリコ
ン膜５′のエツチング速度が酸化膜１９のエツチング速
度の１０倍以上となるドライエツチング条件を用いるこ
とにより、後にソース及びドレインとなる領域を確保し
た。 次に、通常の酸化工程により２０ｎｍの酸化膜２１を形
成した後、Ｖｔｈ制御用のＢ０イオン３の打ち込み（１
８０ＫｅＶ、１．４Ｘ１０”ａｍ−”）を行なった。こ
のＢゝイオン打ち込みは、ゲート５の直下の基板１表面
が最高不純物濃度となる条件を選んだ。さらに、Ａｓイ
オン打ち込みを行ないソース１０及びドレイン１１を形
成した（第４図ｄ参照）、その後の工程は、実施例２と
同様に行なった（第４図ｅ参照）。 上記の製造工程によって形成した素子の酸化膜８の膜中
には酸素の析出が検出されず、電気特性のついても十分
に向上することが確認できた。 上記のような製造工程で形成したＳ／Ｄ−３゜工ＭＯＳ
トランジスタの電子移動度を他の製造工程で形成した素
子と比べた結果を第５図に示す。 同図から、１′Ｏ゛イオン打ち込みを行なわなかった素
子Ａの電子移動度は６００ａａ２／Ｖｓであり、従来の
Ｓ／Ｄ−５ＯＩ ＭＯＳトランジスタＢの電子移動度
が約７５０ａ＋＋”／Ｖｓと高かった。しかし、そのバ
ラツキが±８Ｑｔｙｉ２／Ｖｓと大きかった。そして、
本発明における製造方法を用いた素子Ｃでは、電子移動
度が約８４０ｃ＋＋”／Ｖｓとなり、そのバラツキは小
さくなった。 なお、上記実施例工ないし実施例３では、ｎチャネルの
Ｓ／Ｄ−３ＯＩ ＭＯＳトランジスタの製造方法を示
したが、本発明の製造方法はｐチャネルの素子の製造方
法にも適用が可能である。 【発明の効果】 本発明によれば、ゲートパターンを用いて基板内に絶縁
膜層を形成する自己整合方式でＳ／Ｄ−８○Ｉ ＭＯ
Ｓトランジスタができるので以下のような効果が得られ
る。 １、従来行なっていたシード形成のホトエツチング工程
を省略することができる。 ２、基板に酸素イオンを打ち込むことによってＳＯＩ層
を形成するので、シードを有するＳＯ工影形成法中で最
も結晶性の良いＳＯＩ層ができる。 ３、従来の素子の製造方法よりも微細な素子の形成が可
能である。
縁膜上に形成した単結晶シリコン（Ｓ。 Ｉ ： ５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
膜に活性領域を有する素子構造が提案されている。とく
に、ＭＯＳトランジスタのソース及びドレインを絶縁膜
上に形成する素子構造（以後、Ｓ／Ｄ−３ＯＩ ＭＯ
Ｓと称す）では、ソース及びドレインが絶縁膜上にない
従来の素子構造に比べ、 ■浮遊容量の低減ができ、素子の高速化が可能となる、 ■素子の微細化に伴って重要な問題となるα線によるソ
フト・エラーの低減等の改善が可能となる 等の利点を有している。 Ｓ／Ｄ−８○工 ＭＯＳトランジスタのチャネル領域も
含む活性領域を全て絶縁膜上に形成した単結晶シリコン
膜内に作成する素子構造と比べても、 ■単結晶成長の種となる基板開孔部（以後、シード部と
称す）周辺の最も結晶性の良い領域に素子を形成できる
こと、 ■シード部で基板と接触するため、素子の基板電位の制
御ができること、 等の利点がある。 なお、この装置を用いたｄＲＡＭセルについては、アイ
・イー・イー・イー、テクニカル ダイジェスト（１９
８７年）第３４４頁から第３４７頁（Ｉ ＥＥＥ、 Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ （１９８７）ｐ ｐ
３４４−３４７）において論じられている。 上記ｄＲＡＭセルにおけるスイッチングＭＯＳトランジ
スタがＳ／Ｄ−ＳＯＩ Ｍｏ５であり、この素子の製
造方法は次のような工程である。 ｊ）シリコン基板表面に通常の熱酸化により酸化膜を形
成する。 ｉｉ）素子のゲートとなる領域に酸化膜の開孔部を形成
し、その開孔部をシードとしてシリコンの選択成長させ
る。 １ｉｉ）選択成長ではシードから酸化膜上にオーバ・ハ
ングさせた横方向の単結晶シリコンを得るため、シード
上の膜厚が酸化膜上のものに比べて厚い。そのため、試
料表面を研磨し、酸化膜の単結晶シリコンの厚さを所望
の膜厚に加工する。 ｉｖ）シード上に通常の多結晶シリコン・ゲート形成工
程によりゲート電極を形成６ ■）ゲートをマスクとして、ソース・ドレインのイオン
打ち込みを行ないＭｏＳトランジスタを形成。 【発明が解決しようとする課Ｍ１ 上記従来のＳ／Ｄ−３○工 ＭＯＳトランジスタの製造
方法では、シード・パターンとゲート・パターンとの合
わせ精度がリソグラフィの暦聞合わせ精度に依存する。 このシード層とゲート層との整合性が良くないとソース
、またはドレインの不純物領域がシード内に侵入し、素
子を動作させる際に基板内に空乏領域が形成され、浮遊
容量が増加する。その結果、素子の動作速度が遅くなる
。 また、空乏領域が基板内に形成されるとα線による・エ
ラーの発生原因となる。従って、この素子構造を形成す
る場合、特に素子を微細化しても動作速度及びα線のよ
るソフト・エラーの低減という効果を生かすためには、
シード・パターンとゲート・パターンとの整合性を十分
に加味した素子形成工程が必要となる。 本発明の目的は、素子の動作速度およびα線によるソフ
ト・エラーを低減するＳ／Ｄ−８○工ＭＯＳトランジス
タを歩留まり良く生産するための製造方法を提供するこ
とにある。 【課題を解決するための手段１ 上記目的は、シード・パターンとゲート・パターンとの
整合性を得るために、ゲート・パターンを形成した後に
、ゲート・パターンをマスクとして酸素イオンを打ち込
み、ソースおよびドレイン形成領域の直下に埋め込まれ
た酸化膜を形成し。 その後再びゲート・パターンをマスクとしてソースおよ
びドレインを形成する不純物を打ち込むことにより、達
成される。 【作用１ 予め酸化膜上に形成したゲート・パターンは、ソース及
びドレイン直下の絶縁膜形成のための酸素イオン打ち込
みと、ソース及びドレイン形成のだめの不純物イオン打
ち込みのマスクとして用いる。それによって、シード部
はゲート・パターンによる自己整合で形成される。従っ
て、Ｓ／Ｄ−ＳＯＩ ＭＯＳトランジスタは、微細化
に対応が可能であり１歩留まりが良好な信頼性の高い製
造工程によって形成できる。 【実施例） 以下に、本発明の詳細な説明する。 〈実施例１〉 先ず、ｐ型車結晶シリコン（１００）基板１を１０００
’Ｃの酸素雰囲気中で２０分間の熱処理し、約２５ｎｍ
の酸化膜２を形成した。その後、Ｖｃｈ制御のためのＢ
＋イオン３の打ち込みを行なった（第１図ａ参照）。 次に、リン（Ｐ）を１０”／■３程度添加した多結晶シ
リコン膜４を約０．４μｍ堆積した（第１図す参照）。 この多結晶シリコン膜４をホトレジストパターン６をマ
スクにＣＦ４ガスを用いたドライ・エツチングにより多
結晶シリコンのゲート５を形成した。そして、ゲート加
工に用いたホトレジスト・パターン６を残した状態で酸
素イオン７の打ち込み（１６０” ＋ １５０ Ｋ ｅ
Ｖ ｒ ２ Ｘ ＩＱ ”ｄｌｌ””）を行ない、ゲ
ート領域以外の基板１に酸化膜（基板１表面から深さ約
０．２〜０．５μｍの酸化膜）８を形成した（第１図Ｃ
参照）。 その後、ホトレジストパターン６を酸素プラズマ中で除
去した。さらに、Ａｓイオン９の打ち込み（８０ＫｅＶ
、５Ｘ１０”ａ！１−”）を行ない、ソース１ｏ及びド
レイン１１を形成した（第１、図ｄ参照）。 次に、素
子間の分離を行なった。素子形成領域にホトレジストパ
ターン１２を形成し、シリコンと酸化膜とのエツチング
比の大きいドライ・エツチング条件によりレジストパタ
ーンの外側にある多結晶シリコンを除去し、その後、弗
酸の水溶液を用いて酸化膜２をエツチングし、引き続き
ドライ・エツチングによってイオン打ち込みによる酸化
膜８の上部のシリコン基板１をエツチング除去した（第
１図Ｃ参照）。 その後、ホトレジストパターン１２を除去し、層間絶縁
膜として被着したＰドープのＣＶＤ酸化膜１３に、配線
接続のためのコンタクト孔１４を形成した。特に、ゲー
ト５のコンタクト孔は、接触面積を大きくするためゲー
トパターンより大きくした。 最後にＡＩの堆積とそのパターニングによりＡ１配線１
５を形成してＳ／Ｄ−３ＯＩ ＭＯＳトランジスタを
作成した（第１図ｆ、ｇ参照、ここで、同図ｇは同＠ｆ
の平面図である）。 上記のような製造工程により形成した本実施例のＳ／Ｄ
−ＳＯＩ ＭＯＳトランジスタは、ゲートパターンを
マスクとした酸素イオン打ち込みによって基板内部に酸
化膜層８を形成するので、シードとゲートとの整合性の
良好な素子が形成できる。したがって１本発明の製造方
法で形成した素子は、従来の素子形成工程に比べてシー
ドとゲートとの合わせ余裕が不用となるため、素子の面
積を合わせ余裕分だけ縮小することができた。また、電
気特性に関しても、シードとゲートとの合わせずれが起
きないので、ソース及びドレインの接合部で生じていた
浮遊容量が小さくなり動作速度が３％程度高くなった。 更に、試料間の特性のバラツキも小さくなった。 しかし、上記実施例１では、特性の向上は確認できたが
、素子分離に、エツチングを採用しているためゲート５
が素子の活性領域上に存在する。 そのため、活性領域をエツチングした側面の低濃度領域
Ｌ（第２図参照）で、ソースとドレインとの間にリーク
電流が生じる原因となった。 〈実施例２〉 ｐ型（１００）単結晶シリコン基板１にＬＯＧＯ８酸化
用の２０ｎｍの下敷酸化膜１６と３５０ｎｍのＣＶＤ窒
化膜を堆積し、、その後、通常のホトエツチングにより
素子形成領域に窒化膜パターン１７を形成し、この窒化
膜パターン１７をマスクとして、通常のウェット酸化に
より膜厚８００ｎｍの酸化膜１８を形成した（第１図Ｃ
参照）。 その後、窒化膜パターン１７及び下敷酸化膜１６を除去
し、新たに２０ｎｍのゲート酸化膜１９を形成した。こ
の後Ｖｉｈ制御のためのＢ３イオン３の打ち込みを行な
った１次に、リン（Ｐ）を１０ ” ’ ／ （Ｍ ３
程度添加した多結晶シリコン膜を堆積し、レジストパタ
ーン６をマスクとして、水素希釈のＳＦ、ガスを用いた
ドライ・エツチングにより上記多結晶シリコンの不要部
を除去してゲート５を形成した。さらに、ゲート５の加
工に用いたレジストパターン６を残した状態で酸素イオ
ン７の打ち込み（１６０”、１５０ＫｅＶ、２Ｘ１０”
ａｍ−”）を行ない、ソース、ドレインとなる領域の直
下に酸化膜８を形成した（第３図す参照）。 次に、レジストパターン６を酸素プラズマ中で除去した
後、Ａｓイオン９の打ち込み（６０ＫｅＶ、 ５ Ｘ
１０”ｃｍ−”）を行ないソース１０及びドレイン１１
を形成した（第３図Ｃ参照）その後、層間絶縁膜として
ＰドープのＣＶＤ酸化膜（ＰＳＧ）１３を被着し、通常
のホトエツチング工程を用いてコンタクト孔１４を形成
した。 最後に、Ａ１を堆積し、ホトエツチング工程によりＡ１
配線１５を形成した（第１図Ｃ参照）上記の実施例によ
って形成したＳ／Ｄ−８ＯＩＭＯＳトランジスタあは、
実施例１で問題となったリーク電流が検出されなかった
。また、”０３イオン打ち込みによるソース及びドレイ
ン直下のＭａ膜膜形形成行なった素子の特性は、絶縁膜
８を形成しない従来の素子構造の特性に比べて、動作速
度及びα線によるソフトエラーが減少することを確認し
た。 しかし、上記実施例２において形成される絶縁膜８を調
べると、膜中に酸素の析出が見られ良質の絶縁膜になっ
ていないことが分かった。 〈実施例３〉 実施例２の工程に従ってゲート酸化膜１９まで形成した
後、Ｖｔｈ制御のた。めのＢ１イオン打ち込みを行なわ
ず、先にゲート用のリン（Ｐ）を １ｏ２１／ａ１１３
程度添加した多結晶シリコンｌＩ４を堆積した。この多
結晶シリコン膜４の膜厚は、後の酸素イオン打ち込みの
際のマスクとして用いるため約９００ｎｍとした（第４
図ａ参照）。この多結晶シリコン膜４は、レジストパタ
ーン６をマスクとして水素希釈のＳＦ、ガスを用いたド
ライエツチングにより多結晶シリコンのゲート５とした
。 その後、酸素イオン打ち込み７ （”Ｏ” １５０
Ｋ ｅ Ｖ、 ２ Ｘ １０”ａｍ−”）を行ない、ソ
ース及びドレインとなる領域の直下に酸化膜８を形成し
た（第４図す参照）。この酸化膜８は膜中に酸素の析出
が存在するため、この試料を窒素雰囲気中で熱処理 （
１１５０℃、２時間）した。 次に、水素希釈のＳＦ、ガスを用いたドライエツチング
により酸化膜２０上の多結晶シリコン膜５′を除去し、
さらに弗酸水溶液で、酸素イオン打ち込みによって形成
したゲート内の酸化膜層２０（膜厚；約０．４μｍ）を
除去した（第４図ｄ参照）。ここで、上記多結晶シリコ
ン膜５′のエツチング速度が酸化膜１９のエツチング速
度の１０倍以上となるドライエツチング条件を用いるこ
とにより、後にソース及びドレインとなる領域を確保し
た。 次に、通常の酸化工程により２０ｎｍの酸化膜２１を形
成した後、Ｖｔｈ制御用のＢ０イオン３の打ち込み（１
８０ＫｅＶ、１．４Ｘ１０”ａｍ−”）を行なった。こ
のＢゝイオン打ち込みは、ゲート５の直下の基板１表面
が最高不純物濃度となる条件を選んだ。さらに、Ａｓイ
オン打ち込みを行ないソース１０及びドレイン１１を形
成した（第４図ｄ参照）、その後の工程は、実施例２と
同様に行なった（第４図ｅ参照）。 上記の製造工程によって形成した素子の酸化膜８の膜中
には酸素の析出が検出されず、電気特性のついても十分
に向上することが確認できた。 上記のような製造工程で形成したＳ／Ｄ−３゜工ＭＯＳ
トランジスタの電子移動度を他の製造工程で形成した素
子と比べた結果を第５図に示す。 同図から、１′Ｏ゛イオン打ち込みを行なわなかった素
子Ａの電子移動度は６００ａａ２／Ｖｓであり、従来の
Ｓ／Ｄ−５ＯＩ ＭＯＳトランジスタＢの電子移動度
が約７５０ａ＋＋”／Ｖｓと高かった。しかし、そのバ
ラツキが±８Ｑｔｙｉ２／Ｖｓと大きかった。そして、
本発明における製造方法を用いた素子Ｃでは、電子移動
度が約８４０ｃ＋＋”／Ｖｓとなり、そのバラツキは小
さくなった。 なお、上記実施例工ないし実施例３では、ｎチャネルの
Ｓ／Ｄ−３ＯＩ ＭＯＳトランジスタの製造方法を示
したが、本発明の製造方法はｐチャネルの素子の製造方
法にも適用が可能である。 【発明の効果】 本発明によれば、ゲートパターンを用いて基板内に絶縁
膜層を形成する自己整合方式でＳ／Ｄ−８○Ｉ ＭＯ
Ｓトランジスタができるので以下のような効果が得られ
る。 １、従来行なっていたシード形成のホトエツチング工程
を省略することができる。 ２、基板に酸素イオンを打ち込むことによってＳＯＩ層
を形成するので、シードを有するＳＯ工影形成法中で最
も結晶性の良いＳＯＩ層ができる。 ３、従来の素子の製造方法よりも微細な素子の形成が可
能である。
第１図は本発明の実施例１の製造工程を示す断面図、第
２図は実施例１により形成した素子の要部の外観図、第
３図及び第４図は、それぞれ実施例２及び実施例３の製
造工程を示す断面図、第５図は製造工程の異なる素子の
電子移動度の比較を示すグラフである。 符号の説明 ｌ・・・単結晶シリコン基板、２・・・酸化膜、３・・
・Ｖ ｔ ｈ制御用イオン、４・・・Ｐドープ多結晶シ
リコン膜、５・・・ゲート ６・・・ホトレジストパタ
ーン、７・・・酸素イオン、８・・・Ｍ縁膜、９・・・
不純物イオン、１０・・・ソース、１１・・・ドレイン
、１２・・・レジストパターン、１３・・・ＰＳＧ膜、
１４・・・コンタクト孔、１５・・・Ａ１１Ｉｉ！線膜
、１６・・・下地酸化膜、１７・・・窒化膜、１８・・
・酸化膜、１９・・・ゲート酸化膜、２０゜２１・・・
酸化膜 葦 図 埠 り 圓 σ；本発！１月句僕ルＩｉニジ拳里て一イ乍へ竪β／ρ
−ＪｏｌＡ久Ｓトラ〉ンスヌ
２図は実施例１により形成した素子の要部の外観図、第
３図及び第４図は、それぞれ実施例２及び実施例３の製
造工程を示す断面図、第５図は製造工程の異なる素子の
電子移動度の比較を示すグラフである。 符号の説明 ｌ・・・単結晶シリコン基板、２・・・酸化膜、３・・
・Ｖ ｔ ｈ制御用イオン、４・・・Ｐドープ多結晶シ
リコン膜、５・・・ゲート ６・・・ホトレジストパタ
ーン、７・・・酸素イオン、８・・・Ｍ縁膜、９・・・
不純物イオン、１０・・・ソース、１１・・・ドレイン
、１２・・・レジストパターン、１３・・・ＰＳＧ膜、
１４・・・コンタクト孔、１５・・・Ａ１１Ｉｉ！線膜
、１６・・・下地酸化膜、１７・・・窒化膜、１８・・
・酸化膜、１９・・・ゲート酸化膜、２０゜２１・・・
酸化膜 葦 図 埠 り 圓 σ；本発！１月句僕ルＩｉニジ拳里て一イ乍へ竪β／ρ
−ＪｏｌＡ久Ｓトラ〉ンスヌ
Claims (1)
- １、半導体表面に形成したゲート酸化膜上に通常のゲー
ト・プロセスによりゲートを形成する工程と、上記ゲー
トをマスクとして酸素イオン打ち込みによりソース・ド
レイン直下に酸化膜を形成する工程と、ソース・ドレイ
ン用不純物の打ち込みによりソース・ドレインを形成す
る工程を具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172710A JPH0225036A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172710A JPH0225036A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225036A true JPH0225036A (ja) | 1990-01-26 |
Family
ID=15946905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172710A Pending JPH0225036A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510640A (en) * | 1990-04-17 | 1996-04-23 | Cannon Kabushiki Kaisha | Semiconductor device and process for preparing the same |
-
1988
- 1988-07-13 JP JP63172710A patent/JPH0225036A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510640A (en) * | 1990-04-17 | 1996-04-23 | Cannon Kabushiki Kaisha | Semiconductor device and process for preparing the same |
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