JPH04227325A - Ｅｃｌ出力バッファ回路 - Google Patents

Ｅｃｌ出力バッファ回路

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JPH04227325A
JPH04227325A JP3084210A JP8421091A JPH04227325A JP H04227325 A JPH04227325 A JP H04227325A JP 3084210 A JP3084210 A JP 3084210A JP 8421091 A JP8421091 A JP 8421091A JP H04227325 A JPH04227325 A JP H04227325A
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JP
Japan
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transistor
emitter
buffer circuit
output buffer
power supply
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JP3084210A
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English (en)
Inventor
Kianoosh Naghshineh
キアヌーシュ・ナハシネー
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/086—Emitter coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般的には出力バッファ回路
に関しかつより特定的には、電源、温度およびプロセス
変動に対し安定した予め定められた出力電圧の振れを提
供し、しかも低い電力消費で高速の動作を有するＥＣＬ
出力バッファ回路に関する。
【０００２】出力バッファ回路の技術において一般的に
知られるように、高い動作速度、適当なノイズマージン
および低い電力消費を達成するためにかつプロセス、電
源電位および温度の変動により出力電圧が影響を及ぼさ
れるのを防ぐために、ハイの論理レベルに対応する直流
出力電圧レベルＶＯＨおよびローの論理レベルに対応す
る直流電圧出力レベルＶＯＬを正確に持続することが一
般的に所望されている。特に、出力レベルを「ローより
も下位」の動作に設計するとき、すなわち出力レベルが
通常ローの論理レベルＶＯＬよりも低いとき、内部トラ
ンジスタの飽和を避けるためにこのことは特に重要であ
る。したがって、出力電圧を供給電圧変動および温度変
動から独立させるために、補償電流ＩＣＯＭＰを生じる
ためのある種の補償回路が一般的に必要である。
【０００３】図１において、出力電圧レベルＶＯＨのた
めの補償電流ＩＣＯＭＰを提供するための補償回路を含
む、先行技術のＥＣＬ出力バッファが示される。補償電
流ＩＣＯＭＰの値は温度範囲において変動する。補償電
流ＩＣＯＭＰの値が抵抗器Ｒ１、Ｒ１０、Ｒ９、Ｒ８、
トランジスタＱ３、Ｑ４およびゲート電流ＩＧ　の温度
係数の明確な関数であるので、またさらに抵抗器および
トランジスタの温度係数がプロセスにより固定されてい
るので、予め定められた出力電圧レベルＶＯＨまたはＶ
ＯＬはゲート電流ＩＧ　を変化させることによってのみ
得られることができる。この補償機構で、非常に高いゲ
ート電流ＩＧ　が必要とされかつより高い電力消費を引
き起こす。さらに、補償電流ＩＣＯＭＰとゲート電流Ｉ
Ｇ　の密接な関係に起因して、このことは設計を非常に
困難なものにしかつプロセス許容限界におおいに依存さ
せる。それゆえに、電源、温度およびプロセス変動に対
し安定した予め定められた出力電圧の振れを与える、改
良されたＥＣＬ出力バッファ回路を提供することが所望
とされるであろう。
【０００４】
【発明の要約】したがって、この発明の一般的な目的は
、先行技術出力バッファの不利を征服する、改良された
ＥＣＬ出力バッファ回路を提供することである。
【０００５】この発明の目的は、電源、温度およびプロ
セス変動に対し安定した予め定められた出力電圧の振れ
を有する、改良されたＥＣＬ出力バッファ回路を提供す
ることである。
【０００６】この発明の他の目的は、伝統的に利用可能
とされてきたものよりより低い電流消費でより高速の動
作を有する、改良されたＥＣＬ出力バッファ回路を提供
することである。
【０００７】この発明のさらに他の目的は、補償電流を
発生するための第１の電流源およびゲート電流を発生す
るための第２の電流源とを含む、改良されたＥＣＬ出力
バッファ回路を提供することである。
【０００８】この発明のさらに他の目的は、出力電圧レ
ベルＶＯＨおよびＶＯＬを正確にかつ独立して制御する
ための第１および第２の安定したバンドギャップ基準電
圧発生器を含む、改良されたＥＣＬ出力バッファ回路を
提供することである。
【０００９】これらの目的および目標に従って、この発
明は電源、温度およびプロセス変動に対し安定した予め
定められた出力電圧の振れを与えかつ低い電力消費で高
速の動作を有する、ＥＣＬ出力バッファ回路の提供に関
係する。ＥＣＬ出力バッファ回路は第１および第２の入
力トランジスタに形成された差動対、エミッタフォロワ
トランジスタ、第１の電流源および第２の電流源を含む
。第１および第２の入力トランジスタのエミッタは共に
接続される。第１の入力トランジスタのベースは真の入
力論理信号を受けるために接続されかつそのコレクタは
第１の負荷抵抗器を介して第１の電源電位に接続される
。第２の入力トランジスタのベースは相補的な入力論理
信号を受けるために接続されかつそのコレクタは第２の
負荷抵抗器を介して第１の電源電位に接続される。
【００１０】エミッタフォロワトランジスタのコレクタ
は接地電位に接続され、そのベースは第２の入力トラン
ジスタのコレクタに接続されかつそのエミッタはハイの
論理レベル出力とローの論理レベル出力との間に安定し
た出力電圧の振れを発生するために出力端子に接続され
る。第１の電流源は補償電流を発生するために、エミッ
タフォロワトランジスタのベースと第２の電源電位との
間に結合される。第２の電流源はゲート電流を発生する
ために、第１および第２の入力トランジスタの共通のエ
ミッタと第２の電源電位との間に結合される。
【００１１】この発明のこれらおよび他の目的および利
点は、全体を通して同じ参照番号が対応する部分を示す
添付の図面と関連して読まれると、次の詳細な説明から
より十分に明らかになるであろう。
【００１２】
【好ましい実施例の説明】図面を詳細に参照すると、図
１において従来の先行技術ＥＣＬ出力バッファ回路１０
の概略回路図が示され、それは固定された温度係数を有
するハイの論理レベル出力ＶＯＨを与えるために補償回
路網を含む。バッファ回路１０は第１および第２の入力
トランジスタＱ１２、Ｑ９によって形成された差動対、
トランジスタＱ１１および抵抗器Ｒ４、Ｒ５によって形
成された電流源、負荷抵抗器Ｒ２、Ｒ３、エミッタフォ
ロワトランジスタＱ１、および補償回路網１２を含む。 補償回路網１２はダイオード接続されたトランジスタＱ
３、Ｑ４および抵抗器Ｒ１、Ｒ８、Ｒ９およびＲ１０か
らなる。トランジスタＱ１のエミッタはトランジスタＱ
９がオフおよびオンとなるときに、ハイおよびローの論
理レベル出力電圧（ＶＯＨおよびＶＯＬ）を与えるため
に、出力端子Ｘに接続される。
【００１３】図２において、図１のバッファ回路１０を
簡単にしたものが示され、そこにおいて同じ参照番号が
同じ部分を示すために使用された。ハイの論理レベル出
力ＶＯＨおよびローの論理レベル出力ＶＯＬは下記のそ
れぞれの方程式（１）および（２）によって規定される
。
【００１４】 　　ＶＯＨ＝−ＩＢ　Ｒ２　−ＶＢＥ（Ｑ１）（ＩＥ　
）−ＩＣＯＭＰＲ２　　　　　　　　　　　　　　　…
（１）　　ＶＯＬ＝−ＩＢ　Ｒ２　−ＶＢＥ（Ｑ１）（
ＩＥ　）−ＩＧ　Ｒ２　＋ＩＣＯＭＰＲ２　　　　　…
（２）ここにおいて、ＩＢ　はベース電流でありかつプ
ロセスおよび温度依存項であり、ＩＥ　は端子Ｘの外部
終了によって決定される出力ドライブ電流であり、ＩＣ
ＯＭＰはハイおよびローの出力レベルを特定された範囲
内に調整するために、抵抗器Ｒを介して引出されかつ高
いかつ低い温度に対して異なる値を有する補償電流であ
り、ＩＧ　はハイの出力レベルＶＯＨのためにオフにス
イッチされローの出力レベルＶＯＬのためにオンにスイ
ッチされるゲート電流である。
【００１５】このように補償回路網１２はダイオード接
続されたトランジスタＱ３、Ｑ４および抵抗器Ｒ（一塊
の抵抗器Ｒ１、Ｒ８、Ｒ９およびＲ１０に対応する）か
らなり、電流ソースＩＳ　の温度係数を制御することに
より、固定された温度係数を有するハイの出力レベルＶ
ＯＨを与えるために使用される。しかしながら、正確な
温度係数を有する電流源の設計を達成することは困難で
ある。さらに、第１の入力トランジスタＱ１２および第
２の入力トランジスタＱ９のコレクタの間の補償回路１
２の接続に起因して、ゲート電流ＩＧはローの論理レベ
ル出力電圧ＶＯＬに影響を及ぼすために補償電流ＩＣＯ
ＭＰの関数となるであろう。それゆえ、ローの論理レベ
ル出力電圧ＶＯＬへの別個の制御はない。さらに、冷た
い温度で必要とされる補償電流ＩＣＯＭＰはほとんどな
い。こうしてＩＣＯＭＰ（ＨＯＴ）対ＩＣＯＭＰ（ＣＯ
ＬＤ）の割合は非常に高くなるであろう。このことを実
現する唯一の方法は非常に高いゲート電流ＩＧ　を与え
ることである。
【００１６】図面の図３を参照すると、この発明の原理
に従って構成されたＥＣＬ出力バッファ回路１１０の概
略回路図が示される。出力バッファ回路１０は第１の入
力トランジスタＱ１０２および第２の入力トランジスタ
Ｑ１０３によって形成される差動対、負荷抵抗器Ｒ１０
１、Ｒ１０２、エミッタフォロワトランジスタＱ１０１
、第１の正確に制御された温度補償された電流源１１２
、および第２の正確に制御された温度補償された電流源
１１４からなる。
【００１７】第１の入力トランジスタＱ１０２のベース
は真の入力論理信号ＹＯ　を受けるために接続され、そ
のコレクタは負荷抵抗器Ｒ１０２を介して第１の電源電
位ＧＣＭＬに接続され、かつそのエミッタは第２の入力
トランジスタＱ１０３のエミッタに接続される。第１の
供給電位ＧＣＭＬは典型的にはゼロボルトである。第２
のトランジスタＱ１０３のベースは相補的な入力論理信
号ＹＯＢに接続されかつそのコレクタは負荷抵抗器Ｒ１
０１を介して第１の電源電位ＧＣＭＬにかつエミッタフ
ォロワトランジスタＱ１０１のベースに接続される。ト
ランジスタＱ１０１のコレクタは接地電位ＧＥＣＬに接
続され、かつそのエミッタは出力信号ＹＯＵＴ　を与え
る出力端子Ａに接続される。トランジスタＱ１０３がオ
フとなるとき、出力信号ＹＯＵＴ　はハイの論理レベル
ＶＯＨで規定される。トランジスタＱ１０３がオンとな
るとき、出力信号ＹＯＵＴ　はローの論理レベルＶＯＬ
で規定される。
【００１８】第１の温度補償された電流源１１２は電流
源トランジスタＱ１０５および抵抗器Ｒ１０３によって
形成される。電流源トランジスタＱ１０５のコレクタは
またエミッタフォロワトランジスタＱ１０１のベースに
接続され、そのベースは第１のバンドギャップ基準電圧
発生器１１３を介して第１の安定したバンドギャップ電
圧ＶＣＳＨ　を受けるために結合され、かつそのエミッ
タは抵抗器Ｒ１０３を介して第２の電源電位ＶＥＥに接
続される。第２の電源電位は典型的には−５．２または
−４．５ボルトである。レベルシフタ１１６はレベルシ
フトするトランジスタＱ１０６および抵抗器Ｒ１０５、
Ｒ１０６によって形成される。レベルシフトするトラン
ジスタのベースは第１の安定したバンドギャップ電圧Ｖ
ＣＳＨ　を受けるために接続され、そのコレクタは抵抗
器Ｒ１０６を介して第１の電源電位ＧＣＭＬに接続され
、かつそのエミッタは抵抗器Ｒ１０５を介して第２の電
源電位ＶＥＥにかつ電流源トランジスタＱ１０５のベー
スに接続される。
【００１９】第２の温度補償された電流源１１４は電流
源トランジスタＱ１０４および抵抗器Ｒ１０４によって
形成される。トランジスタＱ１０４のコレクタは第１の
入力トランジスタＱ１０２および第２の入力トランジス
タＱ１０３の共通のエミッタに接続され、かつそのエミ
ッタは抵抗器Ｒ１０４を介して第２の電源電位ＶＥＥに
接続される。トランジスタＱ１０４のベースは第２のバ
ンドギャップ基準電圧発生器１１５から第２の安定した
バンドギャップ電圧ＶＣＳＬ　を受けるために接続され
る。 第１のバンドギャップ発生器１１３および第２のバンド
ギャップ発生器１１５は伝統的な設計がなされ、それは
当該技術において周知である。
【００２０】第１のコンデンサＣ１は負荷抵抗器Ｒ１０
１と並列に接続される。第２のコンデンサＣ２は負荷抵
抗器Ｒ１０２と並列に接続される。第３のコンデンサＣ
３は抵抗器Ｒ１０５と並列に接続される。コンデンサＣ
１はエミッタフォロワトランジスタＱ１０１のベースで
立上がりおよび立下がり端縁速度を決定する。コンデン
サＣ２は対称性を提供するために加えられてきた。コン
デンサＣ３は電流源トランジスタＱ１０５のベースで安
定度を与えるために利用される。コンデンサＣ１ないし
Ｃ３の各々は従来のようにトランジスタによって形成さ
れてもよく、その中でコレクタおよびエミッタ電極はコ
ンデンサの１つのプレートを規定するために一緒に接続
され、かつベース電極は他のコンデンサプレートを規定
する。
【００２１】図３の単純な回路分析は以下の方程式を生
じ、それはトランジスタＱ１０３がオフとなるときにハ
イの論理レベル出力ＶＯＨである。
【００２２】 　　ＶＯＨ＝−（ＩＣＯＭＰ）（Ｒ１０１　）−ＶＢＥ
（Ｑ１０１）−Ｉｂ　（Ｒ１０１）　　…（３）ここに
おいて、ＩＣＯＭＰはトランジスタＱ１０５のコレクタ
における補償電流の流れであり、Ｉｂ　はトランジスタ
Ｑ１０１のベースにおけるベース電流の流れであり、Ｖ
ＢＥ（Ｑ１０１）はトランジスタＱ１０１を横切るベー
ス・エミッタ降下である。
【００２３】しかしながら、補償電流ＩＣＯＭＰは抵抗
器Ｒ１０３にかかる電圧ＶＸ　を抵抗器Ｒ１０３の抵抗
値によって除算したもの、すなわちＶＸ　／Ｒ１０３に
等しい。 さらに、電圧ＶＸ　は第１の安定したバンドギャップ電
圧ＶＣＳＨ　からトランジスタＱ１０６およびＱ１０５
のベース・エミッタ降下を減算したものに等しく、また
はＶＣＳＨ　−ＶＢＥ（Ｑ１０６）−ＶＢＥ（Ｑ１０５
）またはＶＣＳＨ　−２ＶＢＥである。方程式において
これらの値をＩＣＯＭＰおよびＶＸ　に代入することに
より次の式が与えられる。
【００２４】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　Ｒ１０１　　ＶＯＨ＝−（ＶＣＳＨ　−２Ｖ
ＢＥ）──────−ＶＢＥ（Ｑ１０１）−Ｉｂ　（Ｒ
１０１）　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　Ｒ１０３　　　　　　　　　　
　　　　　　　　　　　　　　…（４）トランジスタＱ
１０１のベース電流Ｉｂ　が相対的に小さいまたは無視
し得るものと仮定することにより、電圧ＶＯＨが抵抗器
Ｒ１０１およびＲ１０３の割合のみならずＶＣＳＨ　お
よびＶＢＥの値によっても決定され、そしてそれらは非
常に正確に制御されることがわかる。さらに、抵抗器Ｒ
１０１およびＲ１０３が消去されるので、それらの温度
係数のみならずプロセス変動も電圧ＶＯＨの値を決定す
ることにおいて何の役割も果たさないことが注目される
であろう。その結果として、第１の安定したバンドギャ
ップ電圧ＶＣＳＨ　は電圧ＶＯＨへの制御され予め定め
られた温度感度を与えるために設計され得る。さらに、
ＶＢＥがプロセス変動の弱い関数であるので、方程式（
４）において電源電圧依存項またはプロセス依存項はな
いことが注目されるであろう。それゆえ、電圧ＶＯＨは
実質的に電源電圧から独立し、かつプロセス変動から独
立している。
【００２５】同様に、トランジスタＱ１０３がオンとな
るとき、ローの論理レベル出力ＶＯＬは図３の分析によ
り与えられ、かつ以下の方程式により与えられる。
【００２６】 　　ＶＯＬ＝−（ＩＣＭＯＰ）（Ｒ１０１　）−Ｉｂ　
（Ｒ１０１）−ＩＧ　（Ｒ１０１）　　　　　　　　−
ＶＢＥ（Ｑ１０１）　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…（５）ここにおいて、ＩＣＯＭＰはトランジスタＱ
１０５のコレクタにおける補償電流の流れであり、Ｉｂ
　はトランジスタＱ１０１のベースにおけるベース電流
の流れであり、ＶＢＥ（Ｑ１０１）はトランジスタＱ１
０１を横切るベース・エミッタ降下であり、ＩＧ　はト
ランジスタＱ１０３のコレクタのゲート電流の流れであ
る。
【００２７】しかしながら、補償電流ＩＣＯＭＰはまた
抵抗器Ｒ１０３にかかる電圧ＶＸ　を抵抗器Ｒ１０３の
抵抗値により除算したもの、すなわちＶＸ　／Ｒ１０３
に等しい。さらに、ゲート電流ＩＧ　は抵抗器Ｒ１０４
にかかる電圧ＶＹ　を抵抗器Ｒ１０４の抵抗値により除
算したもの、すなわちＶＹ　／Ｒ１０４に等しい。しか
し電圧ＶＹ　は第２の安定したバンドギャップ電圧ＶＣ
ＳＬ　から抵抗器Ｑ１０４のエミッタ・ベース降下を減
算したものに、またはＶＣＳＨ　−ＶＢＥに等しい。こ
れらの値を方程式においてＩＣＯＭＰ、ＶＸ　およびＶ
Ｙ　に代入することにより以下の式が与えられる。
【００２８】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　Ｒ１０１　　ＶＯＬ＝−（ＶＣＳＨ　−２ＶＢＥ
）─────−Ｉｂ　（Ｒ１０１）　　　　　　　　　
　　　　　　　　　　　　　　　　　　　Ｒ１０３　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　Ｒ１０１　
　　　　　　　　　　　　　　　　　　　　　−（ＶＣ
ＳＬ　−ＶＢＥ）──────−ＶＢＥ（Ｑ１０１）　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　Ｒ１０４　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　…（６）方程式（６）の第１の項が
方程式（４）の第１の項と同じであり、かつハイの論理
レベルＶＯＨにすでに固定されているということは注目
されるであろう。再び抵抗器Ｑ１０１のベース電流Ｉｂ
　が相対的に小さいまたは無視し得るものと仮定すると
、電圧ＶＯＬは抵抗器Ｒ１０１およびＲ１０４の割合の
みならずＶＣＳＬ　およびＶＢＥの値によっても決定さ
れ、それらは非常に正確に制御されることが分かり得る
。さらに、抵抗器Ｒ１０１およびＲ１０４が消去される
ので、それらの温度係数のみならずプロセス変動も電圧
ＶＯＬの値を決定することにおいて何の役割も果たさな
いことが注目されるであろう。その結果として、第２の
安定したバンドギャップ電圧ＶＣＳＬ　は電圧ＶＯＬへ
の制御され予め定められた温度感度を与えるために設計
され得る。さらにＶＢＥがプロセス変動において弱い関
数であるので、方程式（６）において電源電圧依存項ま
たはプロセス依存項はないということが注目されるであ
ろう。それゆえ、電圧ＶＯＬは実質的に電源独立および
プロセス変動の独立である。
【００２９】方程式（４）および（６）からわかり得る
ように、ハイの論理レベルＶＯＨはローの論理レベルＶ
ＯＬから独立であるが、ローの論理レベルＶＯＬはハイ
の論理レベルＶＯＨに依存している。さらに分離を与え
るために、補償電流ＩＣＯＭＰは図３に加えられた第３
の入力トランジスタＱ１０７および第４の入力トランジ
スタＱ１０８によって形成された差動対を介して経路づ
けられ、そしてそれは図４のこの発明の第２の実施例に
おいて図示される。特に、トランジスタＱ１０７の第３
の入力のベースが真の入力論理信号Ｙｏ　を受けるため
に接続され、かつそのコレクタは第２の入力トランジス
タＱ１０３のコレクタに接続される。第４の入力トラン
ジスタＱ１０８のベースは相補的な入力論理信号ＹＯＢ
を受けるために接続され、かつそのコレクタは第１の入
力トランジスタＱ１０２のコレクタに接続される。トラ
ンジスタＱ１０７およびＱ１０８のエミッタは共にかつ
電流源トランジスタＱ１０５のコレクタに接続される。 これらの差を除いては、図４のＥＣＬ出力バッファ回路
２１０の動作は図３と極めて類似している。したがって
、図４の動作の詳細な検討は提示されないであろう。
【００３０】この発明の第１の利点は図１の先行技術Ｅ
ＣＬバッファ回路１０に対するプロセス、電源および温
度変動に関しての、改良された補償を提供することであ
る。この発明の補償技術は、際どく制御されなければな
らない温度係数を有する電流源ＩＳ　を設計する必要性
をなくする。このＥＣＬバッファ回路の実現化例におい
て、それぞれの補償電流ＩＣＯＭＰおよびゲート電流Ｉ
Ｇ　を発生するために、２つの正確に制御された電流源
が提供される。
【００３１】具体的には、この発明のＥＣＬ出力バッフ
ァ回路１１０および２１０は先行技術設計に対して以下
の利点を有する。それらはつまり、 （ａ）　　それらは補償電流ＩＣＯＭＰの小さな値およ
びトランジスタＱ１０５およびＱ１０６によって形成さ
れた利得段に起因して第１のバンドギャップ発生器１１
３から無視し得る電流要求を必要とし、それによって同
じバンドギャップ発生器１１３がすべてのチップに電力
を与えることを可能にする。
【００３２】（ｂ）　　それらは、バンドギャップ発生
器上の電力要求がより少ない（より小さなゲート電流Ｉ
Ｇ　に起因して）ため、チップ上の所与の数のバッファ
回路のためにより少ないチップ電力を必要とし、したが
ってより少ない数のバンドギャップ発生器が必要とされ
、それにより電力消費を節約する。
【００３３】（ｃ）　　それらは、ハイの論理レベル出
力ＶＯＨおよびローの論理レベルＶＯＬが、それぞれの
バンドギャップ電圧ＶＣＳＨおよびＶＣＳＬ　を独立し
て調整することにより別々に制御されることを可能にす
る。
【００３４】（ｄ）　　それらは、異なる予め定められ
た出力の振れが回路構成要素修正を必要とすることなし
に、バンドギャップ電圧ＶＣＳＨ　およびＶＣＳＬ　を
調整することにのみよって発生されることを可能にする
。
【００３５】（ｅ）　　それらは、入力トランジスタＱ
１０２、Ｑ１０３のサイズ上の要求および入力信号ＹＯ
　、ＹＯＢの大きさを緩めるために最小限の量の電流を
切換えるために利用し、それによって動作の速度を増す
。
【００３６】先の詳細な説明から、この発明が電源、温
度およびプロセス変動に対し安定した出力電圧の振れを
与える、改良されたＥＣＬ出力バッファ回路を提供する
ということがわかり得る。さらに、このＥＣＬ出力バッ
ファ回路は伝統的に利用可能とされてきたものに比べよ
り低い電力消散でより高速の動作を有する。この発明の
ＥＣＬ出力バッファ回路は補償電流ＩＣＯＭＰを発生す
るための第１の電流源およびゲート電流ＩＧ　を発生す
るための第２の電流源を含む。
【００３７】この発明の好ましい実施例であると現在考
えられるべきことが例示され説明されてきたが、様々な
変更および修正がなされるかもしれず、かつ発明の真の
範囲から逸脱することなしに、均等物がその構成条件に
置換されるかもしれないということが当業者には理解さ
れるであろう。さらに多くの修正が、特定の状態または
材料を発明の中心範囲から逸脱することなしに、発明の
教示に適合させるためになされるかもしれない。したが
って、この発明が発明を実施するための考えられる最良
の方法として開示される特定の実施例に限定されず、発
明が前提の請求項の範囲内に入るすべての実施例を含む
であろうということが意図される。
【図面の簡単な説明】
【図１】先行技術のＥＣＬ出力バッファ回路の概略回路
図である。
【図２】図１のバッファ回路を簡単にしたものである。
【図３】この発明の原理に従って構成された、ＥＣＬ出
力バッファ回路の概略回路図である。
【図４】ＥＣＬ出力バッファ回路の第２の実施例の概略
回路図である。
【符号の説明】
Ｑ１０１はエミッタフォロワトランジスタ、Ｑ１０２は
入力トランジスタ、Ｑ１０３は入力トランジスタ、Ｒ１
０１は抵抗器、Ｒ１０２は抵抗器、Ｒ１０３は抵抗器、
Ｒ１０４は抵抗器、Ｒ１０５は抵抗器、Ｒ１０６は抵抗
器、１１２は電流源、１１４は電流源、１１３はバンド
ギャップ発生器、１１５はバンドギャップ発生器である
。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】　　電源、温度およびプロセス変動に対し
    安定した予め定められた出力電圧の振れを発生するため
    の、低い電力消費で高速の動作を有するＥＣＬ出力バッ
    ファ回路であって、第１および第２の入力トランジスタ
    （Ｑ１０２、Ｑ１０３）によって形成された差動対を含
    み、それらのエミッタはともに接続され、前記第１の入
    力トランジスタ（Ｑ１０２）のベースが真の入力論理信
    号を受けるために接続されかつそのコレクタは第１の負
    荷抵抗器（Ｒ１０２）を介して第１の電源電位（ＧＣＭ
    Ｌ）に接続され、前記第２の入力トランジスタ（Ｑ１０
    ３）のベースは相補的な入力論理信号を受けるために接
    続され、そのコレクタは第２の負荷抵抗器（Ｒ１０１）
    を介して第１の電源電位（ＧＣＭＬ）に接続され、エミ
    ッタフォロワトランジスタ（Ｑ１０１）を含み、そのコ
    レクタは接地電位（ＧＥＣＬ）に接続され、そのベース
    は前記第２の入力トランジスタ（Ｑ１０３）に接続され
    、そのエミッタはハイの論理レベルとローの論理レベル
    の間に安定した出力電圧の振れを発生するために出力端
    子に接続され、前記エミッタフォロワトランジスタ（Ｑ
    １０１）のベースと第２の電源電位（ＶＥＥ）の間に結
    合され、補償電流を発生するための第１の電流源手段（
    １１２）と、前記第１および第２の入力トランジスタ（
    Ｑ１０２、Ｑ１０３）の共通のエミッタと第２の電源電
    位（ＶＥＥ）の間に結合され、ゲート電流を発生するた
    めの第２の電流源手段（１１４）とを含む、ＥＣＬ出力
    バッファ回路。
  2. 【請求項２】　　前記第１の電流源手段（１１２）が第
    １の電流源トランジスタ（Ｑ１０５）および第１のエミ
    ッタ抵抗器（Ｒ１０３）によって形成され、前記第１の
    電流源トランジスタ（Ｑ１０５）のコレクタが前記エミ
    ッタフォロワトランジスタ（Ｑ１０１）のベースに接続
    され、そのベースが第１の安定した基準電圧（ＶＣＳＨ
    　）を受けるために接続され、そのエミッタが第１のエ
    ミッタ抵抗器（Ｒ１０３）の一方の端に接続され、第１
    のエミッタ抵抗器（Ｒ１０３）の他方の端が第２の電源
    電位（ＶＥＥ）に接続される、請求項１に記載のＥＣＬ
    出力バッファ回路。
  3. 【請求項３】　　前記第１の基準電圧が第１のバンドギ
    ャップ基準電圧発生器（１１３）によって発生される、
    請求項２に記載のＥＣＬ出力バッファ回路。
  4. 【請求項４】　　前記第２の電流源手段（１１４）が第
    ２の電流源トランジスタ（Ｑ１０６）および第２のエミ
    ッタトランジスタ（Ｒ１０４）によって形成され、前記
    第２の電流源トランジスタ（Ｑ１０４）のコレクタが前
    記第１および第２の入力トランジスタ（Ｑ１０２、Ｑ１
    ０３）の共通のエミッタに接続され、そのベースが第２
    の安定した基準電圧（ＶＣＳＬ　）を受けるために接続
    され、かつそのエミッタが第２のエミッタ抵抗器（Ｒ１
    ０４）の一方の端に接続され、第２のエミッタ抵抗器（
    Ｒ１０４）の他方の端が第２の電源電位（ＶＥＥ）に接
    続される、請求項３に記載のＥＣＬ出力バッファ回路。
  5. 【請求項５】　　前記第２の安定した基準電圧が第２の
    バンドギャップ基準電圧発生器（１１５）によって発生
    される、請求項４に記載のＥＣＬ出力バッファ回路。
  6. 【請求項６】　　前記第２の電流源手段（１１４）がハ
    イの出力レベルを発生するためにオフにされかつローの
    出力レベルを発生するためにオンにされる、請求項１に
    記載のＥＣＬ出力バッファ回路。
  7. 【請求項７】　　前記第１の基準電圧および前記第１の
    電流源トランジスタ（Ｑ１０５）のベースを相互接続す
    るレベルシフティング手段（１１６）をさらに含む、請
    求項２に記載のＥＣＬ出力バッファ回路。
  8. 【請求項８】　　前記レベルシフティング手段（１１６
    ）が第３のトランジスタ（Ｑ１０６）およびエミッタ抵
    抗器（Ｒ１０５）によって形成され、前記第３のトラン
    ジスタのコレクタが負荷抵抗器（Ｒ１０６）を介して第
    １の電源電位（ＧＣＭＬ）に結合され、そのベースが第
    １の安定した基準電圧（ＶＣＳＨ　）を受けるために接
    続され、さらにそのエミッタがエミッタ抵抗器（Ｒ１０
    ５）の一方の端に接続されさらに第１の電流源トランジ
    スタ（Ｑ１０５）のベースに接続され、エミッタ抵抗器
    （Ｒ１０５）の他方の端が第２の電源電位（ＶＥＥ）に
    接続される、請求項７に記載のＥＣＬ出力バッファ回路
    。
  9. 【請求項９】　　第１の電源電位（ＧＣＭＬ）が典型的
    にゼロボルトでかつそこにおいて第２の電源電位が典型
    的に−５．２ボルトである、請求項８に記載のＥＣＬ出
    力バッファ回路。
  10. 【請求項１０】　　電源、温度およびプロセス変動に対
    し安定した予め定められた出力電圧の振れを発生するた
    めの、低い電力消費で高速の動作を有するＥＣＬ出力バ
    ッファ回路であって、第１および第２の入力トランジス
    タ（Ｑ１０２、Ｑ１０３）によって形成される差動対を
    含み、それらのエミッタが共に接続され、前記第１の入
    力トランジスタ（Ｑ１０２）のベースが真の入力論理信
    号を受けるために接続されかつそのコレクタが第１の負
    荷抵抗器（Ｒ１０２）を介して第１の電源電位（ＧＣＭ
    Ｌ）に接続され、前記第２の入力トランジスタ（Ｑ１０
    ３）のベースが相補的な入力論理信号を受けるために接
    続されかつそのコレクタは第２の負荷抵抗器（Ｒ１０１
    ）を介して第１の電源電位（ＧＣＭＬ）に接続されるも
    のであり、エミッタフォロワトランジスタ（Ｑ１０１）
    をさらに含み、そのコレクタが接地電位（ＧＥＣＬ）に
    接続され、そのベースが前記第２の入力トランジスタ（
    Ｑ１０３）のコレクタに接続され、そのエミッタがハイ
    の論理レベルとローの論理レベルの間に安定した出力電
    圧の振れを発生するために出力端子に接続されるもので
    あり、前記エミッタフォロワトランジスタ（Ｑ１０１）
    のベースと第２の電源電位との間に結合され、補償電流
    を発生するための第１の補償手段（１１２）と、前記第
    １および第２の入力トランジスタ（Ｑ１０２、Ｑ１０３
    ）の共通のエミッタと第２の電源電位（ＶＥＥ）との間
    に結合され、ゲート電流を発生するための第２の補償手
    段とを含む、ＥＣＬ出力バッファ回路。
  11. 【請求項１１】　　前記第１の補償手段（１１２）が電
    流源トランジスタ（Ｑ１０５）およびエミッタ抵抗器（
    Ｒ１０３）によって形成され、前記電流源トランジスタ
    （Ｑ１０５）のコレクタが前記エミッタフォロワトラン
    ジスタ（Ｑ１０１）のベースに接続され、そのベースが
    第１の安定した基準電圧（ＶＣＳＨ　）を受けるために
    接続され、かつそのエミッタがエミッタ抵抗器（Ｒ１０
    ３）の一方の端に接続され、エミッタ抵抗器（Ｒ１０３
    ）の他方の端が第２の電源電位（ＶＥＥ）に接続される
    、請求項１０に記載のＥＣＬ出力バッファ回路。
  12. 【請求項１２】　　前記第１の基準電圧が第１のバンド
    ギャップ基準電圧発生器によって発生される、請求項１
    １に記載のＥＣＬ出力バッファ回路。
  13. 【請求項１３】　　前記第２の補償手段が電流源トラン
    ジスタ（Ｑ１０６）およびエミッタトランジスタ（Ｒ１
    ０４）によって形成され、前記電流源トランジスタ（Ｑ
    １０４）のコレクタが前記第１および第２の入力トラン
    ジスタ（Ｑ１０２、Ｑ１０３）の共通のエミッタに接続
    され、そのベースが第２の安定した基準電圧（ＶＣＳＬ
    　）を受けるために接続され、かつそのエミッタがエミ
    ッタ抵抗器（Ｒ１０４）の一方の端に接続され、エミッ
    タ抵抗器（Ｒ１０４）の他方の端が第２の電源電位（Ｖ
    ＥＥ）に接続される、請求項１０に記載のＥＣＬ出力バ
    ッファ回路。
  14. 【請求項１４】　　前記第２の安定した基準電圧が第２
    のバンドギャップ基準電圧発生器によって発生される、
    請求項１３に記載のＥＣＬ出力バッファ回路。
  15. 【請求項１５】　　前記第２の補償手段（１１４）がハ
    イの出力レベルを発生するためにオフにされかつローの
    出力レベルを発生するためにオンにされる、請求項１０
    に記載のＥＣＬ出力バッファ回路。
  16. 【請求項１６】　　前記基準電圧および前記第１の電流
    源トランジスタ（Ｑ１０５）のベースを相互接続するレ
    ベルシフティング手段をさらに含む、請求項１１に記載
    のＥＣＬ出力バッファ回路。
  17. 【請求項１７】　　前記レベルシフティング手段（１１
    ６）が第３のトランジスタ（Ｑ１０６）およびエミッタ
    抵抗器（Ｒ１０５）によって形成され、前記第３のトラ
    ンジスタのコレクタが負荷抵抗器（Ｒ１０６）を介して
    第１の電源電位（ＧＣＭＬ）に結合され、そのベースが
    第１の安定した基準電圧（ＶＣＳＨ　）を受けるために
    接続されかつそのエミッタがエミッタ抵抗器（Ｒ１０５
    ）の一方の端および第１の電流源トランジスタ（Ｑ１０
    ５）のベースに接続され、エミッタ抵抗器（Ｒ１０５）
    の他方の端が第２の電源電位（ＶＥＥ）に接続される、
    請求項１６に記載のＥＣＬ出力バッファ回路。
  18. 【請求項１８】　　前記第１の電源電位（ＧＣＭＬ）が
    典型的にゼロボルトでかつそこにおいて前記第２の電源
    電位が典型的に−５．２ボルトである、請求項１０に記
    載のＥＣＬ出力バッファ回路。
  19. 【請求項１９】　　ＥＣＬ出力バッファ回路であって、
    ハイの論理レベルとローの論理レベルの間に安定した予
    め定められた出力電圧の振れを発生するための出力トラ
    ンジスタ手段（Ｑ１０１）と、入力論理信号に応答し、
    ハイおよびローの論理レベルを与えるために、前記出力
    トランジスタ手段をオフおよびオンにするための第１の
    差動手段（Ｑ１０２、Ｑ１０３）と、前記出力トランジ
    スタ手段に結合され、補償電流を発生するための第１の
    補償手段（１１２）と、前記入力論理信号に応答し、前
    記第１の補償手段を前記出力トランジスタ手段に選択的
    に結合するための第２の差動手段（Ｑ１０７、Ｑ１０８
    ）と、前記第１の差動手段に結合され、ゲート電流を発
    生するための第２の補償手段（１１４）とを含む、ＥＣ
    Ｌ出力バッファ回路。
  20. 【請求項２０】　　前記第１の補償手段（１１２）に結
    合された第１のバンドギャップ発生器（１１３）および
    前記第２の補償手段（１１４）に結合された第２のバン
    ドギャップ発生器手段（１１５）をさらに含む、請求項
    １９に記載のＥＣＬ出力バッファ回路。
JP3084210A 1990-04-16 1991-04-16 Ｅｃｌ出力バッファ回路 Withdrawn JPH04227325A (ja)

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