JPH02186448A - デバッグ環境を備えた集積回路 - Google Patents
デバッグ環境を備えた集積回路Info
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- JPH02186448A JPH02186448A JP1004783A JP478389A JPH02186448A JP H02186448 A JPH02186448 A JP H02186448A JP 1004783 A JP1004783 A JP 1004783A JP 478389 A JP478389 A JP 478389A JP H02186448 A JPH02186448 A JP H02186448A
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- debugging
- microcomputer
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/3698—Environments for analysis, debugging or testing of software
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデバッグ環境を備えた集積回路に係り、特に
マイクロコンピュータ（以下、マイコンと称する。）の
組込まれたＡ、 Ｓ Ｉ Ｃ（アブリゲーション・スペ
シフィック・インテグレーテッド・サーキットの略称、
）などの集積回路に内蔵したプログラムに適し、ソフト
ウェアのデバッグを容易に行うことのできるデバッグ環
境を備えた集積回路に関する。
マイクロコンピュータ（以下、マイコンと称する。）の
組込まれたＡ、 Ｓ Ｉ Ｃ（アブリゲーション・スペ
シフィック・インテグレーテッド・サーキットの略称、
）などの集積回路に内蔵したプログラムに適し、ソフト
ウェアのデバッグを容易に行うことのできるデバッグ環
境を備えた集積回路に関する。
従来、マイコン組込み製品における組込みソフトウェア
のデバッグは、マイコンの動作をシミュレートすること
ができるインサーキットエミュレータ（以下、ＩＣＥと
称する。）と呼ばれる装置を用いて行われている。この
種の装置は、一般に第３図に示すような構成をしている
。第３図において、参照符号５０は、マイコン組込み製
品であるターゲットマシーンであり、このターゲットマ
シーン５０上のマイコンＬＳＩ用ソケット５２に、マイ
コンチップ５８が内蔵された１０−ブ５６のケーブル５
４が接続される。１０−ブ５６はケーブル６０を介して
Ｉ ＣＥ＊＃Ｃ６２と接続される。
のデバッグは、マイコンの動作をシミュレートすること
ができるインサーキットエミュレータ（以下、ＩＣＥと
称する。）と呼ばれる装置を用いて行われている。この
種の装置は、一般に第３図に示すような構成をしている
。第３図において、参照符号５０は、マイコン組込み製
品であるターゲットマシーンであり、このターゲットマ
シーン５０上のマイコンＬＳＩ用ソケット５２に、マイ
コンチップ５８が内蔵された１０−ブ５６のケーブル５
４が接続される。１０−ブ５６はケーブル６０を介して
Ｉ ＣＥ＊＃Ｃ６２と接続される。
このように構成されるＩＣＥにおいて、ターゲットマシ
ーン５０と同種のマイコンチップ５８が実装されたプロ
ーブ５６は、ターゲットマシーン５０とＩＣＥ本体６２
とを接続するためのインタフェース部分に相当し、これ
によりＩＣＥ本体６２があたかもソケット５２上にある
かのように動作し、ターゲットマシーン５０のエミュレ
ーション、部分命令の実行、解析などを行ってハードウ
ェアおよびソフトウェアを含めたシステムデバッグをす
ることができる。
ーン５０と同種のマイコンチップ５８が実装されたプロ
ーブ５６は、ターゲットマシーン５０とＩＣＥ本体６２
とを接続するためのインタフェース部分に相当し、これ
によりＩＣＥ本体６２があたかもソケット５２上にある
かのように動作し、ターゲットマシーン５０のエミュレ
ーション、部分命令の実行、解析などを行ってハードウ
ェアおよびソフトウェアを含めたシステムデバッグをす
ることができる。
しかしながら、前述したＩＣＥの構成では、ターゲット
マシーン５０とプローブ５６との間にケーブル５４で接
続される距離が必ず存在し、信号遅延、負荷容量、ノイ
ズマージン等に影響を与えるため、ターゲットマシーン
５０の設計時にＩＣＥの接続を充分考慮しな設計マージ
ンを取る必要がある。しかるに、設置現場での実稼動条
件が、開発現場におけるＩＣＥとの接続用に見積もった
実稼動条件の設計マージン以上であるようなノイズの影
暫を受ける悪環境下であったりすると、実機デバッグ作
業用にＩＣＥを使用できなくなったりする。マイコンの
動作周波数が高周波化されるにつれて、このようなノイ
ズの影響を受は易くなり、ＩＣＥ使用による実機デバッ
グ環境を益々困難なものとしてきている。さらに、ター
ゲットマシーン５０の規模が大きくなるにつれ、開発時
におけるハードウェアの設計以上にそのソフトウェアの
開発にも多くの労力を必要とし、ソフトウェアのデバッ
グツールであるＩＣＥの果たす役目が益々重要になり、
ＩＣＥが不可欠となってきている。
マシーン５０とプローブ５６との間にケーブル５４で接
続される距離が必ず存在し、信号遅延、負荷容量、ノイ
ズマージン等に影響を与えるため、ターゲットマシーン
５０の設計時にＩＣＥの接続を充分考慮しな設計マージ
ンを取る必要がある。しかるに、設置現場での実稼動条
件が、開発現場におけるＩＣＥとの接続用に見積もった
実稼動条件の設計マージン以上であるようなノイズの影
暫を受ける悪環境下であったりすると、実機デバッグ作
業用にＩＣＥを使用できなくなったりする。マイコンの
動作周波数が高周波化されるにつれて、このようなノイ
ズの影響を受は易くなり、ＩＣＥ使用による実機デバッ
グ環境を益々困難なものとしてきている。さらに、ター
ゲットマシーン５０の規模が大きくなるにつれ、開発時
におけるハードウェアの設計以上にそのソフトウェアの
開発にも多くの労力を必要とし、ソフトウェアのデバッ
グツールであるＩＣＥの果たす役目が益々重要になり、
ＩＣＥが不可欠となってきている。
特にターゲットマシーン５０が特定ユーザー向マイコン
ＡＳＩＣである場合には、特定ユーザー専用のＩＣＥを
開発する必要があるが、しかし、特定ユーザー専用のた
めのマイコンＡＳＩＣ用ＩＣＥを新たに開発するという
ことは、ユーザーへの開発費用負担が非常に大きくなり
、それはマイコンＡＳＩＣ＃１発とほぼ同等の負担規模
となる。このため、マイコンＡＳＩＣ開発では個別に従
来のような専用のＩＣＥを提供するということが困難に
なってきている。
ＡＳＩＣである場合には、特定ユーザー専用のＩＣＥを
開発する必要があるが、しかし、特定ユーザー専用のた
めのマイコンＡＳＩＣ用ＩＣＥを新たに開発するという
ことは、ユーザーへの開発費用負担が非常に大きくなり
、それはマイコンＡＳＩＣ＃１発とほぼ同等の負担規模
となる。このため、マイコンＡＳＩＣ開発では個別に従
来のような専用のＩＣＥを提供するということが困難に
なってきている。
そこで、本発明の目的は、ＩＣＥと同様のシステムデバ
ッグ機能を持ち、しかも実稼動状態テ゛のエミュレーシ
ョンのなめに従来のようにシステム設計時にＩＣＥとの
余分な接続マージンを見積もる必要がなく、容易に外部
からホストコンピュータによりエミュレーションを行う
ことができ、コスト的にも特定ユーザ向のマイコンＡＳ
ｉＣに適するデバッグ環境を饋えた集積回路を提供する
にある。
ッグ機能を持ち、しかも実稼動状態テ゛のエミュレーシ
ョンのなめに従来のようにシステム設計時にＩＣＥとの
余分な接続マージンを見積もる必要がなく、容易に外部
からホストコンピュータによりエミュレーションを行う
ことができ、コスト的にも特定ユーザ向のマイコンＡＳ
ｉＣに適するデバッグ環境を饋えた集積回路を提供する
にある。
本発明に係るデバッグ環境を備えた集積回路は、マイク
ロプロセッサをコアにしてＲＯＭやＲＡＭおよび周辺Ｌ
ＳＩの各種機能を１チップに組み合わせて特定用途向け
に作られるマイコンＡＳＩＣチップ内に、グロダラムデ
バッグのためのソフトウェアの一部を記憶するデバッグ
ＲＯＭと、グロダラム実行中断のためのブレーク回路部
と、ホストコンピュータとの通信用Ｉ／Ｏポートとを備
え、前記マイコンＡＳＩＣのデバッグ時にはホストコン
ピュータと前記通信用Ｉ／Ｏポートを介してホストコン
ピュータ上のデバッグ用ソフトウェアと前記デバッグＲ
ＯＭ内のデバッグ用ソフトウェアとが通信を行いながら
、前記ＲＯＭやＲＡＭ内に記憶されたＡＳＩＣ内蔵プロ
グラムに対するシステムデバッグを行えるよう構成した
ことを特徴とする。
ロプロセッサをコアにしてＲＯＭやＲＡＭおよび周辺Ｌ
ＳＩの各種機能を１チップに組み合わせて特定用途向け
に作られるマイコンＡＳＩＣチップ内に、グロダラムデ
バッグのためのソフトウェアの一部を記憶するデバッグ
ＲＯＭと、グロダラム実行中断のためのブレーク回路部
と、ホストコンピュータとの通信用Ｉ／Ｏポートとを備
え、前記マイコンＡＳＩＣのデバッグ時にはホストコン
ピュータと前記通信用Ｉ／Ｏポートを介してホストコン
ピュータ上のデバッグ用ソフトウェアと前記デバッグＲ
ＯＭ内のデバッグ用ソフトウェアとが通信を行いながら
、前記ＲＯＭやＲＡＭ内に記憶されたＡＳＩＣ内蔵プロ
グラムに対するシステムデバッグを行えるよう構成した
ことを特徴とする。
本発明に係るデバッグ環境を備えた集積回路によれば、
デバ・／グＲＯＭ内に格納されたプログラムデバッグの
ためのソフトウェアの一部は、主にメモリ内容のリード
・ライト。
デバ・／グＲＯＭ内に格納されたプログラムデバッグの
ためのソフトウェアの一部は、主にメモリ内容のリード
・ライト。
命令の実行およびレジスタの参照・変更など、コアにな
るマイクロプロセッサのハードウェア構成に依存する部
分を処理する必要最少銀のプログラムであり、かつ、ホ
ストコンピュータ上のデバッグ用ソフトウェアにより処
理したい機能に共通的に使用できる′ｍ、ら低レベルの
処理内容のプログラムである０例えば、ホストコンピュ
ータとの通信用Ｉ／Ｏポートからのアドレスデータを読
み、そのアドレスの内容を通信用Ｉ／Ｏポートへ出力す
るというような処理プログラムであり、ホスト側は、こ
の機能を組み合わせてメモリダンプ（メモリ内容の表示
）コマンドを実現する。このように、ホストコンピュー
タから通信用１／Ｏポートを介してこのデバッグＲＯＭ
との間で通信を行いながら、ユーザＲＯＭ及びＲＡＭ内
に格納されたマイコンＡＳＩＣ内蔵１０グラムのデバッ
グを外部から容易に実行することができる。
るマイクロプロセッサのハードウェア構成に依存する部
分を処理する必要最少銀のプログラムであり、かつ、ホ
ストコンピュータ上のデバッグ用ソフトウェアにより処
理したい機能に共通的に使用できる′ｍ、ら低レベルの
処理内容のプログラムである０例えば、ホストコンピュ
ータとの通信用Ｉ／Ｏポートからのアドレスデータを読
み、そのアドレスの内容を通信用Ｉ／Ｏポートへ出力す
るというような処理プログラムであり、ホスト側は、こ
の機能を組み合わせてメモリダンプ（メモリ内容の表示
）コマンドを実現する。このように、ホストコンピュー
タから通信用１／Ｏポートを介してこのデバッグＲＯＭ
との間で通信を行いながら、ユーザＲＯＭ及びＲＡＭ内
に格納されたマイコンＡＳＩＣ内蔵１０グラムのデバッ
グを外部から容易に実行することができる。
次に本発明に係るデバッグ環境を備えた集積回路の実施
例につき、添付図面を参照しながら以下詳細に説明する
。
例につき、添付図面を参照しながら以下詳細に説明する
。
第１図は、本発明の一実施例を示すデバッグ環境を備え
た集積回路の内部ブロック梢成図であり、第２図は、デ
バッグ用に付加されたブレーク回路部の実際的な回銘梢
成の一例を示す図である。第１図において参照符号１０
は、対象となるマイコンＡＳＩＣチップであり、このチ
ップ１０はコアＣＰＵ１２゜特定用途向はプログラムを
格納したユーザＲＯＭ１４、ＲＡＭ１６、およびリモー
トデバッガプリミティブプログラム（以下、モニタプロ
グラムと称する。）を格納したデバッグＲＯＭ１８、デ
バッグ用に付加されたブレーク回路部２０、アドレスデ
コード回路３０、マイコンＡＳＩＣの入出力用Ｉ／Ｏポ
ート３２、デバッグのための通信用Ｉ／Ｏポート３４と
、さらにそれらの間を結ぶデータバス３６、アドレスバ
ス３８およびタイミング制御線４０等から構成される。
た集積回路の内部ブロック梢成図であり、第２図は、デ
バッグ用に付加されたブレーク回路部の実際的な回銘梢
成の一例を示す図である。第１図において参照符号１０
は、対象となるマイコンＡＳＩＣチップであり、このチ
ップ１０はコアＣＰＵ１２゜特定用途向はプログラムを
格納したユーザＲＯＭ１４、ＲＡＭ１６、およびリモー
トデバッガプリミティブプログラム（以下、モニタプロ
グラムと称する。）を格納したデバッグＲＯＭ１８、デ
バッグ用に付加されたブレーク回路部２０、アドレスデ
コード回路３０、マイコンＡＳＩＣの入出力用Ｉ／Ｏポ
ート３２、デバッグのための通信用Ｉ／Ｏポート３４と
、さらにそれらの間を結ぶデータバス３６、アドレスバ
ス３８およびタイミング制御線４０等から構成される。
さらに、デバッグ用に付加されたブレーク回路部２０は
、プログラム実行中断回路ブロックである定数発生回路
ブロック２２と、比較回路ブロック２４およびプログラ
ム実行中断準備のための回路ブロックである比較値書込
回路ブロック２６から構成される。
、プログラム実行中断回路ブロックである定数発生回路
ブロック２２と、比較回路ブロック２４およびプログラ
ム実行中断準備のための回路ブロックである比較値書込
回路ブロック２６から構成される。
ここで、デバッグ用に付加されたブレーク回路部２０を
構成する各回路ブロックの動作について説明する。
構成する各回路ブロックの動作について説明する。
比較回路ブロック２４は、フリップフロップ列から構成
され、フリップフロップに記憶させである値と、コアＣ
ＰＬＪ１２から出ているアドレスバス３８の値を常時比
較する回路ブロックである。コアＣＰｔＪ１２がアドレ
スバス３８にアドレスを乗せるのは、 ■ メモリへのデータアクセス（リード、ライト） ■ 命令フェッチ〈次の命令をメモリから読込む） の２つの場合であり、比較回路ブロック２４はどちらの
場合でもアドレス値が一致すれば、定数発生回路ブロッ
ク２２に対しトリガ信号を出力する。
され、フリップフロップに記憶させである値と、コアＣ
ＰＬＪ１２から出ているアドレスバス３８の値を常時比
較する回路ブロックである。コアＣＰｔＪ１２がアドレ
スバス３８にアドレスを乗せるのは、 ■ メモリへのデータアクセス（リード、ライト） ■ 命令フェッチ〈次の命令をメモリから読込む） の２つの場合であり、比較回路ブロック２４はどちらの
場合でもアドレス値が一致すれば、定数発生回路ブロッ
ク２２に対しトリガ信号を出力する。
定数発生回路ブロック２２は、フリッグフロッグ、ＡＮ
Ｄゲート、ＮＯＲゲート、インバータ等から構成された
定数発生回路とバス調停回路からなり、定数発生回路は
予め決められた（固定された）定数（この定数は、コア
ＣＰＵ１２にソフトウェア割り込みを起こさせる命令コ
ードであり、使用する各ＣＰＵ１２によって異なる。）
を発生する回路である。バス調停回路は、比較回路ブロ
ック２４から入力されたトリガ信号およびコアＣＰＵ１
２からの命令フェッチ信号を判断し、さらにコアＣＰＵ
１２のバスサイクルに一致させながらコアＣＰＵ１２の
データバス３６に定数発生回路からのデータを乗せる役
割を果たす、なお、命令フｘ ’ｙチ信号およびコアＣ
ＰＵ１２のバスサイクルはＣＰＵに依存するため、バス
調停回路ら各ＣＰＵにより異なる。
Ｄゲート、ＮＯＲゲート、インバータ等から構成された
定数発生回路とバス調停回路からなり、定数発生回路は
予め決められた（固定された）定数（この定数は、コア
ＣＰＵ１２にソフトウェア割り込みを起こさせる命令コ
ードであり、使用する各ＣＰＵ１２によって異なる。）
を発生する回路である。バス調停回路は、比較回路ブロ
ック２４から入力されたトリガ信号およびコアＣＰＵ１
２からの命令フェッチ信号を判断し、さらにコアＣＰＵ
１２のバスサイクルに一致させながらコアＣＰＵ１２の
データバス３６に定数発生回路からのデータを乗せる役
割を果たす、なお、命令フｘ ’ｙチ信号およびコアＣ
ＰＵ１２のバスサイクルはＣＰＵに依存するため、バス
調停回路ら各ＣＰＵにより異なる。
比較値書込回路ブロック２６は、ＥＸ−ＮＯＲゲートお
よびＮＡＮＤゲート列から構成され、比較回路ブロック
２４のフリップフロップに、コアＣＰＵ１２からの書込
み動作によりデータバス３６の内容を書込む回路である
。コアＣＰＵ１２の書込み動作がマイコンＡＳＩＣに使
用する各ＣＰＵによ１７ｇなるため、−概には言えない
が、一般的には、”Ｉ１０命令゛まなは゛′メモリ書込
み命令”をコアＣＰＵ１２に実行させることによって、
”Ｉ１０アクセス信号゛または°゛メモリアクセス信号
′° さらに゛書込み信号パ等が変化するので、これら
の信号線を用いてデータバス３６の内容を取り込むこと
ができる。
よびＮＡＮＤゲート列から構成され、比較回路ブロック
２４のフリップフロップに、コアＣＰＵ１２からの書込
み動作によりデータバス３６の内容を書込む回路である
。コアＣＰＵ１２の書込み動作がマイコンＡＳＩＣに使
用する各ＣＰＵによ１７ｇなるため、−概には言えない
が、一般的には、”Ｉ１０命令゛まなは゛′メモリ書込
み命令”をコアＣＰＵ１２に実行させることによって、
”Ｉ１０アクセス信号゛または°゛メモリアクセス信号
′° さらに゛書込み信号パ等が変化するので、これら
の信号線を用いてデータバス３６の内容を取り込むこと
ができる。
このような回路ブロックから構成されるマイコンＡＳＩ
Ｃチッグ１０が搭載されるターゲットマシーンをホスト
コンピュータと接続して、マイコンＡＳＩＣＩＯ内のユ
ーザプログラムをデバッグする際の処理シーケンスにつ
き、以下説明する。
Ｃチッグ１０が搭載されるターゲットマシーンをホスト
コンピュータと接続して、マイコンＡＳＩＣＩＯ内のユ
ーザプログラムをデバッグする際の処理シーケンスにつ
き、以下説明する。
（１）起動時：
ホスト側は、マイコンＡＳＩＣＩＯを先ず初期化させる
ためマイコンＡＳＩＣＩＯに対して通信線を介して “
Ｒ゛の文字（リセットトークン）を送る。マイコンＡＳ
ＩＣ１０ｆｆｌｊは起動時、マイコンＡＳｒＣ１０内の
デバッグＲＯＭ１８に格納されたモニタプログラムが制
御権を持ち、通信線からのトークンが入力されるのを待
っている。そこにホスト側からトークンが送られてくる
ので、マイコンＡＳＩＣＩＯ側はこのトークンを解析し
て（この場合はリセットトークンだから）、モニタの初
期化（例えば、モニタプログラムの管理するレジスタセ
ーブエリアの内容を初期化する）や回路の初期化（例え
ば、比較回路２４をリセットする）を行い、再び通信線
からのトークンが入力されるのを待つ。
ためマイコンＡＳＩＣＩＯに対して通信線を介して “
Ｒ゛の文字（リセットトークン）を送る。マイコンＡＳ
ＩＣ１０ｆｆｌｊは起動時、マイコンＡＳｒＣ１０内の
デバッグＲＯＭ１８に格納されたモニタプログラムが制
御権を持ち、通信線からのトークンが入力されるのを待
っている。そこにホスト側からトークンが送られてくる
ので、マイコンＡＳＩＣＩＯ側はこのトークンを解析し
て（この場合はリセットトークンだから）、モニタの初
期化（例えば、モニタプログラムの管理するレジスタセ
ーブエリアの内容を初期化する）や回路の初期化（例え
ば、比較回路２４をリセットする）を行い、再び通信線
からのトークンが入力されるのを待つ。
（２）ブレークアドレスの設定：
ユーザがホストコンピュータのキーボードから、ブレー
クアドレスの設定のためのコマンドを入力すると、ホス
ト側デバッガプログラムがこのコマンドを解析して、マ
イコンＡＳＴＣＩＯに対して通信線を介して °Ｂ′の
文字（ブレークトークン）およびブレークアドレスデー
タを送る。
クアドレスの設定のためのコマンドを入力すると、ホス
ト側デバッガプログラムがこのコマンドを解析して、マ
イコンＡＳＴＣＩＯに対して通信線を介して °Ｂ′の
文字（ブレークトークン）およびブレークアドレスデー
タを送る。
マイコンＡＳＩＣＩＯ側は、このトークンを解析しくこ
の場合はブレークトークンだがら）、比較回路２４にブ
レークアドレスデータの設定を行い、再び通信線からの
トークンが入力されるのを待つ。
の場合はブレークトークンだがら）、比較回路２４にブ
レークアドレスデータの設定を行い、再び通信線からの
トークンが入力されるのを待つ。
（３）ユーザプログラムの実行と
ブレークの発生：
ユーザがホストコンピュータのキーボードから、ユーザ
ＲＯＭ１４およびＲＡＭ１６内に格納されたユーザプロ
グラム実行のためのコマンドを入力すると、ホスト側デ
バッガプログラムがこのコマンドを解析して、マイコン
ＡＳＩＣＩＯに対し通信線を介してＧ゛の文字（ゴート
ークン）および実行開始アドレスデータを送り、その後
マイコンＡＳＩＣ１０側からブレーク発生トークンが送
られるのを待つ。
ＲＯＭ１４およびＲＡＭ１６内に格納されたユーザプロ
グラム実行のためのコマンドを入力すると、ホスト側デ
バッガプログラムがこのコマンドを解析して、マイコン
ＡＳＩＣＩＯに対し通信線を介してＧ゛の文字（ゴート
ークン）および実行開始アドレスデータを送り、その後
マイコンＡＳＩＣ１０側からブレーク発生トークンが送
られるのを待つ。
マイコンＡＳＩＣ側１０は、ホスト側から送られてきた
トークンを解析しくこの場合はゴートークンだから）、
レジスタセーブエリアの内容を各レジスタに戻し、指定
アドレスにジャンプする。これにより、ユーザプログラ
ムが実行される。
トークンを解析しくこの場合はゴートークンだから）、
レジスタセーブエリアの内容を各レジスタに戻し、指定
アドレスにジャンプする。これにより、ユーザプログラ
ムが実行される。
ユーザプログラムが実行され、ブレークアドレスまで来
ると、比較回路２４が働いてソフトウェア割り込みが発
生し、制６９権はモニタプログラムに戻る。モニタプロ
グラムは、ブレークが発生したことをホスト側にトーク
ンを送ることにより知らせ、再びホストから通信線を介
してトークンが入力されるのを待つ。
ると、比較回路２４が働いてソフトウェア割り込みが発
生し、制６９権はモニタプログラムに戻る。モニタプロ
グラムは、ブレークが発生したことをホスト側にトーク
ンを送ることにより知らせ、再びホストから通信線を介
してトークンが入力されるのを待つ。
以下、上記した（２）、 （３）の動作シーケンスを繰
り返すことによって、ホストコンピュータからマイコン
ＡＳＩＣＩＯのユーザプログラムのエミュレーションを
行って、システムデバッグを行うことができる。
り返すことによって、ホストコンピュータからマイコン
ＡＳＩＣＩＯのユーザプログラムのエミュレーションを
行って、システムデバッグを行うことができる。
このように動作するモニタプログラム格納のためのデバ
ッグＲＯＭをマイコンＡＳＩＣ１０のチップ内に設けて
も、モニタプログラムの規模はわずかであり、例えば、
８ビツトＣＰＵのチップ面積を１とすれば、モニタプロ
グラム追加用に必要な面積は、その面積の４％程度にし
か過ぎない。
ッグＲＯＭをマイコンＡＳＩＣ１０のチップ内に設けて
も、モニタプログラムの規模はわずかであり、例えば、
８ビツトＣＰＵのチップ面積を１とすれば、モニタプロ
グラム追加用に必要な面積は、その面積の４％程度にし
か過ぎない。
なお、モニタプログラムは、個々のターゲットマシーン
のコアＣＰＵ１２用に作る必要はあるが、小規模プログ
ラムなのでその労力は従来の専用ＩＣＥの開発に比べて
大したことではない、また、ホストコンピュータ側のデ
バッガホストプログラムは、高級言語で記述可能なプロ
グラムであるので、−度プログラムを作製すれば、専用
のホストコンビｊ１．−タだけを使用する必要はなく、
容易に他のコンピュータへの移植ができ、ホストコンピ
ュータの使用に融通性がある。
のコアＣＰＵ１２用に作る必要はあるが、小規模プログ
ラムなのでその労力は従来の専用ＩＣＥの開発に比べて
大したことではない、また、ホストコンピュータ側のデ
バッガホストプログラムは、高級言語で記述可能なプロ
グラムであるので、−度プログラムを作製すれば、専用
のホストコンビｊ１．−タだけを使用する必要はなく、
容易に他のコンピュータへの移植ができ、ホストコンピ
ュータの使用に融通性がある。
前述した実施例から明らかなように、本発明によれば、
マイコンＡＳＩＣ内のユーザプログラムを外部のホスト
コンピュータとの通信を行いながらデバッグできるよう
なプリミティブデバッガプログラムを、マイコンＡＳＩ
Ｃチッグ上に設けたデバッグＲＯＭ内に格納した構成と
し、しかも、このリモートプリミティブデバッガプログ
ラムは、デバッグサポートのほとんどをホストコンピュ
ータ側のデバッガホストプログラムが行うようにしてい
るため、非常に小規模のもので良い。
マイコンＡＳＩＣ内のユーザプログラムを外部のホスト
コンピュータとの通信を行いながらデバッグできるよう
なプリミティブデバッガプログラムを、マイコンＡＳＩ
Ｃチッグ上に設けたデバッグＲＯＭ内に格納した構成と
し、しかも、このリモートプリミティブデバッガプログ
ラムは、デバッグサポートのほとんどをホストコンピュ
ータ側のデバッガホストプログラムが行うようにしてい
るため、非常に小規模のもので良い。
このため、マイコンＡＳＩＣ上のデバッグＲＯＭのサイ
ズも小さなもので済む。しかも、従来のＩＣＥと同様の
エミュレーション機能を持ち、容易に外部からパソコン
等のホスト４゜ コンピュータによって、実際のターゲットマシーンのマ
イコンＡＳＩＣ上で直接デバッグ作業が可能となるため
に、効果的なプログラム開発が期待できる。
ズも小さなもので済む。しかも、従来のＩＣＥと同様の
エミュレーション機能を持ち、容易に外部からパソコン
等のホスト４゜ コンピュータによって、実際のターゲットマシーンのマ
イコンＡＳＩＣ上で直接デバッグ作業が可能となるため
に、効果的なプログラム開発が期待できる。
従って、マイコンＡＳＩＣ用に高価な専用ＩＣＥを個々
に開発しなくともシステムデバッグが実行でき、その経
済的効果は著しいものがある。さらに、従来のようなマ
イコンＡＳＩＣｆｆ？１発時におけるＩＣＥとの接続マ
ージンなどの見積もりが不要となる効果も得られる。
に開発しなくともシステムデバッグが実行でき、その経
済的効果は著しいものがある。さらに、従来のようなマ
イコンＡＳＩＣｆｆ？１発時におけるＩＣＥとの接続マ
ージンなどの見積もりが不要となる効果も得られる。
以上、本発明の好適な実施例について説明したが、本発
明は前記実施例に限定されることなく、本発明の精神を
逸脱しない範囲内において種々の設計変更をなし得るこ
とは勿論である。
明は前記実施例に限定されることなく、本発明の精神を
逸脱しない範囲内において種々の設計変更をなし得るこ
とは勿論である。
第１図は本発明に係るデバッグ環境を備えた集積回路の
一実施例を示す集積回路の要部ブロック梢成図であり、
第２図は本発明に係るデバッグ用に付加されたブレーク
回路部の実際的な回路構成の一例を示す図、第３図は従
来のインサーキットエミュレータの構成例を示す図であ
る。 １０・・・マイコンＡＳＩＣチップ １２・・・コアＣＰＵ １４・・・ユーザＲＯＭ １６・・・ＲＡＭ １８・・・デバッグＲＯＭ ２０・・・デバッグ用に付加されたブレーク回路部２２
・・・定数発生回路ブロック ２４・・・比較回路ブロック ２６・・・比較値書込回路ブロック ３０・・・アドレスデコード回路 ３２・・・入出力用Ｉ／Ｏポート ３４・・・通信用Ｉ／Ｏポート ３６・・・データバス ３８・・・アドレスバス ４０・・・タイミング制御線 ５０・・・ターゲットマシーン ５２・・・ソケット ５４．６０・・・ケーブル ５６・・・プローブ ５８・・・マイコンチップ ６２・・・ＩＣＥ本体
一実施例を示す集積回路の要部ブロック梢成図であり、
第２図は本発明に係るデバッグ用に付加されたブレーク
回路部の実際的な回路構成の一例を示す図、第３図は従
来のインサーキットエミュレータの構成例を示す図であ
る。 １０・・・マイコンＡＳＩＣチップ １２・・・コアＣＰＵ １４・・・ユーザＲＯＭ １６・・・ＲＡＭ １８・・・デバッグＲＯＭ ２０・・・デバッグ用に付加されたブレーク回路部２２
・・・定数発生回路ブロック ２４・・・比較回路ブロック ２６・・・比較値書込回路ブロック ３０・・・アドレスデコード回路 ３２・・・入出力用Ｉ／Ｏポート ３４・・・通信用Ｉ／Ｏポート ３６・・・データバス ３８・・・アドレスバス ４０・・・タイミング制御線 ５０・・・ターゲットマシーン ５２・・・ソケット ５４．６０・・・ケーブル ５６・・・プローブ ５８・・・マイコンチップ ６２・・・ＩＣＥ本体
Claims (1)
- （１）マイクロプロセッサをコアにしてＲＯＭやＲＡＭ
および周辺ＬＳＩの各種機能を１チップに組み合わせて
特定用途向けに作られるマイコンＡＳＩＣチップ内に、
プログラムデバッグのためのソフトウェアの一部を記憶
するデバッグＲＯＭと、プログラム実行中断のためのブ
レーク回路部と、ホストコンピュータとの通信用Ｉ／Ｏ
ポートとを備え、前記マイコンＡＳＩＣのデバッグ時に
はホストコンピュータと前記通信用Ｉ／Ｏポートを介し
てホストコンピュータ上のデバッグ用ソフトウェアと前
記デバッグＲＯＭ内のデバッグ用ソフトウェアとが通信
を行いながら、前記ＲＯＭやＲＡＭ内に記憶されたＡＳ
ＩＣ内蔵プログラムに対するシステムデバッグを行える
よう構成したことを特徴とするデバッグ環境を備えた集
積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004783A JPH02186448A (ja) | 1989-01-13 | 1989-01-13 | デバッグ環境を備えた集積回路 |
| DE69018273T DE69018273T2 (de) | 1989-01-13 | 1990-01-13 | Integrierte Schaltung mit einer Austestumgebung. |
| EP90100664A EP0378242B1 (en) | 1989-01-13 | 1990-01-13 | Integrated circuit with a debug environment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004783A JPH02186448A (ja) | 1989-01-13 | 1989-01-13 | デバッグ環境を備えた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186448A true JPH02186448A (ja) | 1990-07-20 |
| JPH0550016B2 JPH0550016B2 (ja) | 1993-07-27 |
Family
ID=11593409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004783A Granted JPH02186448A (ja) | 1989-01-13 | 1989-01-13 | デバッグ環境を備えた集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0378242B1 (ja) |
| JP (1) | JPH02186448A (ja) |
| DE (1) | DE69018273T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708289B1 (en) | 1998-03-31 | 2004-03-16 | Seiko Epson Corporation | Microcomputer, electronic equipment and debugging system |
| US6954878B2 (en) | 2000-12-28 | 2005-10-11 | Seiko Epson Corporation | Break board debugging device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| AU649476B2 (en) * | 1991-09-18 | 1994-05-26 | Alcatel N.V. | Integrated circuit comprising a standard cell, an application cell and a test cell |
| US6938244B1 (en) * | 1999-05-11 | 2005-08-30 | Microsoft Corp. | Interlaced protocol for smart card application development |
| CN100498736C (zh) * | 2006-06-26 | 2009-06-10 | 凌阳科技股份有限公司 | 一种仿真器及其与目标板接口的适配方法 |
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| JPS58129557A (ja) * | 1982-01-27 | 1983-08-02 | Hitachi Ltd | デ−タ処理システムにおけるプログラムのデバツグ用デ−タ収集処理方法 |
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| JPS6041140A (ja) * | 1983-08-16 | 1985-03-04 | Nec Corp | 半導体集積回路内蔵ｒｏｍのデバツグ装置 |
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-
1989
- 1989-01-13 JP JP1004783A patent/JPH02186448A/ja active Granted
-
1990
- 1990-01-13 DE DE69018273T patent/DE69018273T2/de not_active Expired - Lifetime
- 1990-01-13 EP EP90100664A patent/EP0378242B1/en not_active Expired - Lifetime
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| US6708289B1 (en) | 1998-03-31 | 2004-03-16 | Seiko Epson Corporation | Microcomputer, electronic equipment and debugging system |
| WO2004075059A1 (ja) * | 1998-03-31 | 2004-09-02 | Makoto Kudo | マイクロコンピュータ、電子機器及びデバッグシステム |
| US6954878B2 (en) | 2000-12-28 | 2005-10-11 | Seiko Epson Corporation | Break board debugging device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0378242B1 (en) | 1995-04-05 |
| EP0378242A3 (en) | 1991-07-24 |
| DE69018273D1 (de) | 1995-05-11 |
| JPH0550016B2 (ja) | 1993-07-27 |
| EP0378242A2 (en) | 1990-07-18 |
| DE69018273T2 (de) | 1995-12-21 |
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