JPS6010677A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPS6010677A JPS6010677A JP58118827A JP11882783A JPS6010677A JP S6010677 A JPS6010677 A JP S6010677A JP 58118827 A JP58118827 A JP 58118827A JP 11882783 A JP11882783 A JP 11882783A JP S6010677 A JPS6010677 A JP S6010677A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/393—Body regions of DMOS transistors or IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、オン電圧、オン抵抗がともに低くかつ高速
スイッチング特性を有する縦型ＭＯ８ｔ−ランジスタに
関する。
スイッチング特性を有する縦型ＭＯ８ｔ−ランジスタに
関する。
（従来技術と問題点）
従来の縦型ＭＯ８ｌ−ランジスタとしては、例えば１−
ＩＥＸ ＦＥＴ ＤＡＴΔＢ ＯＯＫ （Ｉ ｎｔｅｒ
ｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｃ！ｒ社刊）Ｐ６〜
Ｐ７に示されるものがある。
ＩＥＸ ＦＥＴ ＤＡＴΔＢ ＯＯＫ （Ｉ ｎｔｅｒ
ｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｃ！ｒ社刊）Ｐ６〜
Ｐ７に示されるものがある。
このようなＭＯＳ Ｉ−ランジスタ・の製ｍＩ程を第１
図（ａ ）〜（ｊ ）を参照しながら説明する。
図（ａ ）〜（ｊ ）を参照しながら説明する。
まず、第１の工程では、第１図（ａ ）に示す如く、面
方位（１００）、比抵抗０．０１Ωｃｍ、厚さ３８０μ
ｍを有するシリコンウエーファ１（第１図（ｊ ）参照
）の上面に、比抵抗２０ｃｍ、厚さ１５μｍを有するエ
ピタキシャル層２を備えた半導体基体を用意し、この半
導体基体の上面側に、厚さ１０００人のＳｉ ０２から
なるゲート酸化膜３と、厚さ７０００人のＳｉＯ２から
なるフィールド酸化ｐＡ４とを設（プる。ゲート酸化膜
３の製造条件としては、１０５０℃の０２ガス中にａ３
いて９０ｍ１ｎ程度の酸化を行なう。
方位（１００）、比抵抗０．０１Ωｃｍ、厚さ３８０μ
ｍを有するシリコンウエーファ１（第１図（ｊ ）参照
）の上面に、比抵抗２０ｃｍ、厚さ１５μｍを有するエ
ピタキシャル層２を備えた半導体基体を用意し、この半
導体基体の上面側に、厚さ１０００人のＳｉ ０２から
なるゲート酸化膜３と、厚さ７０００人のＳｉＯ２から
なるフィールド酸化ｐＡ４とを設（プる。ゲート酸化膜
３の製造条件としては、１０５０℃の０２ガス中にａ３
いて９０ｍ１ｎ程度の酸化を行なう。
次いで、第２の工程では、第２図（ｂ）に示寸如く、ゲ
ート酸化膜３の上に、厚さ４５００人のポリシリコンか
らなるゲート電極５を設（プる。このゲート電極５には
、後述するＰウェル、Ｎ＋ウェル形成用の多角形状の拡
散窓６が間けられている。
ート酸化膜３の上に、厚さ４５００人のポリシリコンか
らなるゲート電極５を設（プる。このゲート電極５には
、後述するＰウェル、Ｎ＋ウェル形成用の多角形状の拡
散窓６が間けられている。
次いで、第３の工程では、第１図（Ｃ）に示す如く、ゲ
ート電極５をマスクとして、拡散窓６直下のエピタキシ
ャル層２の表層に、加速電圧６０ｋｅｖ、密度１Ｘ １
Ｑ ” ／Ｃｍ２に：Ｂ” −（オン７’Ｅ：打ち込む
。
ート電極５をマスクとして、拡散窓６直下のエピタキシ
ャル層２の表層に、加速電圧６０ｋｅｖ、密度１Ｘ １
Ｑ ” ／Ｃｍ２に：Ｂ” −（オン７’Ｅ：打ち込む
。
次いで、第４の工程では、第１図（ｄ ＞に示す如く、
１１２０℃のＮ２ガス中において、２４ｈｒ程度の時間
を掛（プてＢ＋イオンを深さ５μｍ程度に拡散させて、
Ｐウェル８を拡散形成する。
１１２０℃のＮ２ガス中において、２４ｈｒ程度の時間
を掛（プてＢ＋イオンを深さ５μｍ程度に拡散させて、
Ｐウェル８を拡散形成する。
次いで、第５の工程では、第１図（ｅ）に示す如く、レ
ジスト９をマスクとして、拡散窓６の内周部を覆い隠し
、その中心に設けられた窓１０から加速電圧４５ ｋｅ
Ｖ 、密度５Ｘ １０ ’ ” ／ｃｍ２程麿にＢ＋イ
オンを打ち込む。
ジスト９をマスクとして、拡散窓６の内周部を覆い隠し
、その中心に設けられた窓１０から加速電圧４５ ｋｅ
Ｖ 、密度５Ｘ １０ ’ ” ／ｃｍ２程麿にＢ＋イ
オンを打ち込む。
次いで、第６の工程では、前記第５の工程とは逆に、拡
散窓６の中央部のみをレジスト１２をマスクとして覆い
、その外周部に残された窓１３から、加速電圧１１０ｋ
ｅＶ、密度５ ｘ １０ ” ／ ｃｍ２をもってＰ＋
イオンを打ち込む。
散窓６の中央部のみをレジスト１２をマスクとして覆い
、その外周部に残された窓１３から、加速電圧１１０ｋ
ｅＶ、密度５ ｘ １０ ” ／ ｃｍ２をもってＰ＋
イオンを打ち込む。
次いで、第７の工程では、第１図（ｇ）に示す如く、Ｎ
２ガス中において１０８０℃、２０ｍ１ｎ程度熱拡散さ
せることにより、コンタク１へ領域となるＰ＋つＪル１
５およびソース領域となるＮ＋ウェル１６をそれぞれ拡
散深さ１μｍ程度に形成する。
２ガス中において１０８０℃、２０ｍ１ｎ程度熱拡散さ
せることにより、コンタク１へ領域となるＰ＋つＪル１
５およびソース領域となるＮ＋ウェル１６をそれぞれ拡
散深さ１μｍ程度に形成する。
次いで、第８の工程では、第１図（ｈ）に示す如く、基
体全面を厚さ７０００人のリンガラスからなる中間絶縁
膜１７で覆う。
体全面を厚さ７０００人のリンガラスからなる中間絶縁
膜１７で覆う。
次いで、第９の工程では、第１図（１）に示す如＜、後
述するチャンネルストッパ電極、ゲート□およｏ’ｚ−
ｘ□８６゜ヵウ、ヵ、８，１１９．２０をそれぞれ層間
絶縁膜１７に開（プる。
述するチャンネルストッパ電極、ゲート□およｏ’ｚ−
ｘ□８６゜ヵウ、ヵ、８，１１９．２０をそれぞれ層間
絶縁膜１７に開（プる。
次いで第１０の工程では、第１図（ｊ ）に示す如く、
基体の表裏両面に厚さ２μｍ８度にＡｔを蒸着して、チ
ャンネルストッパ電極２１．ゲート電極２２．ソース電
極２３およびドレイン電極２４をそれぞれ形成し、以上
により縦型ＭＯ，Ｓｌ−ランジスタの基本構造が完成す
る。
基体の表裏両面に厚さ２μｍ８度にＡｔを蒸着して、チ
ャンネルストッパ電極２１．ゲート電極２２．ソース電
極２３およびドレイン電極２４をそれぞれ形成し、以上
により縦型ＭＯ，Ｓｌ−ランジスタの基本構造が完成す
る。
次に、以上の工程を経て製作された具体的な製品の一例
を第２図および第３図に示す。この縦型ＭＯ８ｌ−ラン
ジスタは、第３図に示すごとき正六角形状を有する拡散
窓６を、チップ面積１ ＋ｎｍ２のゲート電極領域５の
中に多数配置し、この拡散窓６からＰウェルおよびＮ÷
ウェルを二重拡散により形成したものである。
を第２図および第３図に示す。この縦型ＭＯ８ｌ−ラン
ジスタは、第３図に示すごとき正六角形状を有する拡散
窓６を、チップ面積１ ＋ｎｍ２のゲート電極領域５の
中に多数配置し、この拡散窓６からＰウェルおよびＮ÷
ウェルを二重拡散により形成したものである。
次に、この製品のＶ ｃ −１，ｏ ｓ特性を第４図の
グラフに曲線ａで示す。このグラフから明らかなように
、この製品のスレショルド電圧の値はＶＴ＝３．０．Ｖ
に設定されている。
グラフに曲線ａで示す。このグラフから明らかなように
、この製品のスレショルド電圧の値はＶＴ＝３．０．Ｖ
に設定されている。
第２図〜第４図に示した製品の具体的な一例からも明ら
かなように、この構造の縦型ＭＯ８ｔ−ランジスタはチ
ャンネル長の高精度微小化が容易な５− ため低オン抵抗の電力用素子として製品化されているが
、尚もバイポーラパワー１−ランジスタと比べた場合に
は、同一チップナイズでバイポーラの２倍〜３倍とオン
抵抗が高（、更にスレショルド電圧ＶＴの値も通常２Ｖ
〜５ｖであって駆動電圧が高く、このためＴＴ１回路か
ら直接にドライブができないなどの問題を有している。
かなように、この構造の縦型ＭＯ８ｔ−ランジスタはチ
ャンネル長の高精度微小化が容易な５− ため低オン抵抗の電力用素子として製品化されているが
、尚もバイポーラパワー１−ランジスタと比べた場合に
は、同一チップナイズでバイポーラの２倍〜３倍とオン
抵抗が高（、更にスレショルド電圧ＶＴの値も通常２Ｖ
〜５ｖであって駆動電圧が高く、このためＴＴ１回路か
ら直接にドライブができないなどの問題を有している。
ところで、この種の縦型ＭＯ８ｈランジスタにおいては
、Ｐウェル領域８の横方向拡散距離、すなわちチャンネ
ル長さによってオン抵抗の値が決定され、またスレショ
ルド電圧ＶＴの値についてはＰウェル領域８の拡散濃度
によって定まることが知られており、従ってＰウェル領
域６の横方向拡散距離を短くし、かつ、拡散濃度を下げ
ることによってオン抵抗の低下とスレショルド電圧Ｖ丁
の低下とを同時に達成し得ることが本出願により予測さ
れた。
、Ｐウェル領域８の横方向拡散距離、すなわちチャンネ
ル長さによってオン抵抗の値が決定され、またスレショ
ルド電圧ＶＴの値についてはＰウェル領域８の拡散濃度
によって定まることが知られており、従ってＰウェル領
域６の横方向拡散距離を短くし、かつ、拡散濃度を下げ
ることによってオン抵抗の低下とスレショルド電圧Ｖ丁
の低下とを同時に達成し得ることが本出願により予測さ
れた。
しかしながら、このような予測に基づいて本出願人が実
際にＰウェル領域８の拡散距離を短くしかつ、拡散濃度
を低下させた結果、次のような新６− たな課題が提起されるに至ったのである。づ−なわち、
第４図に示す如く、例えばスレショルド電圧Ｖ丁の値を
Ｖｖ＝１．ＯＶ程度に低下（Ｔ Ｔ Ｌで駆動できる。
際にＰウェル領域８の拡散距離を短くしかつ、拡散濃度
を低下させた結果、次のような新６− たな課題が提起されるに至ったのである。づ−なわち、
第４図に示す如く、例えばスレショルド電圧Ｖ丁の値を
Ｖｖ＝１．ＯＶ程度に低下（Ｔ Ｔ Ｌで駆動できる。
）させるべく、Ｐウェル領域８の横方向拡散距離を短く
、かつ拡散１１１１反を低下させると、第４図に曲線り
で示す如く、曲線ａで示される従来製品のＶｃ−１ｏ３
曲線は左方向へ平行移動された形となるが、その際に電
流■Ｏ３の初期領域ａ−，ｂ−のそれぞれについて着目
すると、何れの場合も電流１ｏＳの立上りは極めてなだ
らかなものとなっており、このため電流の流れ始めに相
当するゲート電圧Ｖｃについては１．ＯＶまで低下させ
ることができても、立−Ｆり直後の電流増加率が非常に
なだらかであるため、このような素子をパワースイッチ
ングに適用した場合、大幅なスイッチング遅れが生じて
実用に供し得ることができない。
、かつ拡散１１１１反を低下させると、第４図に曲線り
で示す如く、曲線ａで示される従来製品のＶｃ−１ｏ３
曲線は左方向へ平行移動された形となるが、その際に電
流■Ｏ３の初期領域ａ−，ｂ−のそれぞれについて着目
すると、何れの場合も電流１ｏＳの立上りは極めてなだ
らかなものとなっており、このため電流の流れ始めに相
当するゲート電圧Ｖｃについては１．ＯＶまで低下させ
ることができても、立−Ｆり直後の電流増加率が非常に
なだらかであるため、このような素子をパワースイッチ
ングに適用した場合、大幅なスイッチング遅れが生じて
実用に供し得ることができない。
更に、ＶＧ＝１．ＯＶ近辺における電流の立ち上がりを
急峻化すべくＰウェル領域の濃度を更に低下させた場合
、第４図に曲線Ｃで示す如く電流の流れ始めに相当する
ゲート電圧Ｖ 、ｃの値は負の値となってしまい、これ
ではデプレッション型ＭＯＳトランジスタとなってしま
い実用に供し１ｑない。
急峻化すべくＰウェル領域の濃度を更に低下させた場合
、第４図に曲線Ｃで示す如く電流の流れ始めに相当する
ゲート電圧Ｖ 、ｃの値は負の値となってしまい、これ
ではデプレッション型ＭＯＳトランジスタとなってしま
い実用に供し１ｑない。
そこで、本出願人は上記の原因を究明すべく鋭意研究の
結果、次のような知見を得るに至った。
結果、次のような知見を得るに至った。
すなわち、第５図に示を如く、このＭＯＳ ｌ〜ランジ
スタの製造過程においては、ゲート電極５に同番プられ
た拡散窓６からＰウェル領域８およびＮ十領Ｖｉ１６を
順次二重拡散により拡散形成するのであるが、その際に
拡散窓６の各頂点、すなわち角部に相当する領域２５に
おいては、Ｐウェル、Ｎ＋つ■ル何れの場合も拡散濃度
が局部的に低くなり、このためドレイン・ソース間に所
定の電圧を印加した状態で、ゲート電圧を上Ｒさせて行
くと、Ｐウェル領域８とその周囲のＮ型領域との境界か
らその両側へ延びる空乏層２６ａ、２６ｂは、濃度の薄
い角部２５においてＮ＋ウェル１６側へと□。（４カ５
．ヵ、いよ。０．００カ、。あ２．（、町おいてＮ＋ウ
ェルに到達してパンチスルーを起こし、すなわちＮ＋ウ
ェルの各６つの辺部が導通するよりも先に、角部２５に
おいて図中矢印に示す如く電流がリークしてしまい、こ
の結果第４図のグラフに示したように、電流変化率の小
さな初期領域ａ＝、ｂ−、ｃ−が生じてしまうのである
。
スタの製造過程においては、ゲート電極５に同番プられ
た拡散窓６からＰウェル領域８およびＮ十領Ｖｉ１６を
順次二重拡散により拡散形成するのであるが、その際に
拡散窓６の各頂点、すなわち角部に相当する領域２５に
おいては、Ｐウェル、Ｎ＋つ■ル何れの場合も拡散濃度
が局部的に低くなり、このためドレイン・ソース間に所
定の電圧を印加した状態で、ゲート電圧を上Ｒさせて行
くと、Ｐウェル領域８とその周囲のＮ型領域との境界か
らその両側へ延びる空乏層２６ａ、２６ｂは、濃度の薄
い角部２５においてＮ＋ウェル１６側へと□。（４カ５
．ヵ、いよ。０．００カ、。あ２．（、町おいてＮ＋ウ
ェルに到達してパンチスルーを起こし、すなわちＮ＋ウ
ェルの各６つの辺部が導通するよりも先に、角部２５に
おいて図中矢印に示す如く電流がリークしてしまい、こ
の結果第４図のグラフに示したように、電流変化率の小
さな初期領域ａ＝、ｂ−、ｃ−が生じてしまうのである
。
また、各角部２５において拡散濃度が低くなる原因を更
に究明ずれば、これは拡散窓６の各角部２５においては
各辺部に比べ横方向拡散速度が遅いためであって、これ
は各角部の稜角θが小さいほど顕著に現れることが確認
できた。
に究明ずれば、これは拡散窓６の各角部２５においては
各辺部に比べ横方向拡散速度が遅いためであって、これ
は各角部の稜角θが小さいほど顕著に現れることが確認
できた。
（発明の目的）
この発明は上記の知見に基づいてなされたもので、その
目的とするところはオン電圧およびオン抵抗がともに低
く、かつ高速スイッチング特性を有する縦型ＭＯ８ｌ−
ランジスタを提供することにある。
目的とするところはオン電圧およびオン抵抗がともに低
く、かつ高速スイッチング特性を有する縦型ＭＯ８ｌ−
ランジスタを提供することにある。
（発明の構成と効果）
この発明は上記の目的を達成するために、前記Ｐウェル
領域およびＮ十領域は、すべての稜角が何れも１５００
以上となるような多角形状の同一９− 拡散窓からの二重拡散により形成されたものであること
を特徴とするものである。
領域およびＮ十領域は、すべての稜角が何れも１５００
以上となるような多角形状の同一９− 拡散窓からの二重拡散により形成されたものであること
を特徴とするものである。
（実施例の説明）
本発明に係わる縦型ＭＯ８ｌ−ランジスタは、主電極（
ソースまたはドレイン）の一方となる第１導電型の半導
体基体と、前記半導体基体の一生面側に設けられた第２
導電型のウェル領域と、前記第２導電型のウェル領域内
に設けられ、かつ主電極の他方となる第１導電型のウェ
ル領域と、主電極の一方となる第１導電型の半導体基体
と主電極の他方となる第１導電型のウェル領域とにまた
がって、基体の表面に絶縁膜を介して配置されたゲート
電極とを備えた縦型ＭＯＳトランジスタであって、前記
ウェル領域はずべての稜角が何れも１５０°以上となる
ような多角形状の同一拡散窓から二重拡散により形成さ
れてなることを特徴とづ−るものである。
ソースまたはドレイン）の一方となる第１導電型の半導
体基体と、前記半導体基体の一生面側に設けられた第２
導電型のウェル領域と、前記第２導電型のウェル領域内
に設けられ、かつ主電極の他方となる第１導電型のウェ
ル領域と、主電極の一方となる第１導電型の半導体基体
と主電極の他方となる第１導電型のウェル領域とにまた
がって、基体の表面に絶縁膜を介して配置されたゲート
電極とを備えた縦型ＭＯＳトランジスタであって、前記
ウェル領域はずべての稜角が何れも１５０°以上となる
ような多角形状の同一拡散窓から二重拡散により形成さ
れてなることを特徴とづ−るものである。
そして、このような構造の縦型ＭＯ８ｌ−ランジスタに
よれば、拡散窓の角部に相当するＰウェル領域の拡散濃
度は、辺部における拡散８１度と比べ１０− てその差が充分に小さくなるため、角部にお器プるパン
チスルーと辺部におけるチャンネル導通とが略同時に生
ずることとなり、このためスレショルド電圧の低減化お
よびチャンネル長の低減化（オン抵抗の低下）を図るべ
くＰつ■小領域の横方向拡散距離を短くしたとしても、
ＶＧ−’Ｉｎｓ特性の立上りは比較的急峻なものとなり
、この結果オン電圧およびオン抵抗がともに低くかつ高
速スイツヂング特性を有する縦型ＭＯ’Ｓｔ−ランジス
タを得ることができるのである。
よれば、拡散窓の角部に相当するＰウェル領域の拡散濃
度は、辺部における拡散８１度と比べ１０− てその差が充分に小さくなるため、角部にお器プるパン
チスルーと辺部におけるチャンネル導通とが略同時に生
ずることとなり、このためスレショルド電圧の低減化お
よびチャンネル長の低減化（オン抵抗の低下）を図るべ
くＰつ■小領域の横方向拡散距離を短くしたとしても、
ＶＧ−’Ｉｎｓ特性の立上りは比較的急峻なものとなり
、この結果オン電圧およびオン抵抗がともに低くかつ高
速スイツヂング特性を有する縦型ＭＯ’Ｓｔ−ランジス
タを得ることができるのである。
次に、第６図（ａ ）〜（ｆ）に示ず如く、拡散窓６の
各稜角を１５００以下とした場合（四角形。
各稜角を１５００以下とした場合（四角形。
六角形、六角形）と、本発明に係わる１５００以上とし
た場合（１２角形、１８角形９円）とで、Ｖｃ−１ｏＳ
特性がどのように変化するかを第７図のグラフに示す。
た場合（１２角形、１８角形９円）とで、Ｖｃ−１ｏＳ
特性がどのように変化するかを第７図のグラフに示す。
なお、各製品の断面構造および寸法は、Ｐウェルの深さ
を除いては第２図に示すものと同一であり、またＮ生型
シリコンウエーファおよびＮ型エピタキシャル層につい
ても従来例と同一である。
を除いては第２図に示すものと同一であり、またＮ生型
シリコンウエーファおよびＮ型エピタキシャル層につい
ても従来例と同一である。
また、各製品はそれぞれスレショルド電圧ＶＴ＝１Ｖと
なるようにＰつＪルの拡散条イ′１を制御したものであ
り、その他の製造工程については前記第１図に示した各
工程と全く同一である。
なるようにＰつＪルの拡散条イ′１を制御したものであ
り、その他の製造工程については前記第１図に示した各
工程と全く同一である。
すなわち、各製品の試作条件は具体的には次の通りであ
る。
る。
（１）四角形の拡散窓の場合
イ、ゲート酸化；０２．’１０５０℃、１’ＯＯＯ人口
、Ｐつ丁ルＢ＋イオン注入 ：’６０ｋｅＶ、’５ Ｘ １０ ” ／ａｍ２ハ、Ｐ
つ■ルドライブイン 二Ｎ２中 １１２０℃、２Ｑｈｒ 二、Ｐウェル拡散法さ；３．７μｍ ホ、Ｐ＋つ■ルＢ＋イオン注入 ； ４５ｋｅＶ、 ５ Ｘ １０ ” ／ｃｍ２へ、Ｐ
＋つＪルド゛ライブイン ；Ｎ２中 １０８０℃、２０’ｍｉｎ ト・Ｐ゛つ”ル拡散深さ；１μ”１ チ、Ｎ＋ウェルＰ＋イオン注入 ：’ １１０’ｋｅｖ 、’ ５ ｘ−１０” ／ｃｍ
２す、Ｎ＋ウェルドライブイン ：１０８０℃、２Ｑｍｉｎ ヌ、Ｎ＋ウェル拡散深さ；１μｍ （２）拡散窓を六角形とした場合 イ、ゲート酸化；同上 ロ、ＰウェルＢ＋イオン注入；同上 ハ、Ｐつｉルドライブイン ；Ｎ２中１１２０℃、２０ｈｒ 二、Ｐウェル拡散法さ；３．７μｍ ＣＰ＋ 小、Ｐ＋ウェルＢ＋イオン注入；同上 へ、Ｐ＋ウェルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 ヂ、Ｎ＋ウェルＰ＋イオン注入；同上 り、Ｎ＋ウェルドライブイン：同上 ヌ、Ｎ＋ウェル拡散深さ；同上 （３）拡散窓を六角形とした場合 イ、グー１〜酸化；同上 ロ、ＰウェルＢ＋イオン注入；同上 ハ、Ｐウェルドライブイン １３− ：Ｎ２中１１２０℃、２０ｈｒ 二、ＰつＴル拡散深さ；３．７μｍ ホ、Ｐ＋ウェルＢ＋イオン注入：同上 へ、Ｐ＋つＪルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 ヂ、Ｎ＋ウェルＰ＋イオン注入；同上 り、Ｎ＋ウェルドライブイン：同上 ヌ、Ｎ＋ウェル拡散深ざ；同上 （４）拡散窓を１２角形とした場合 イ、ゲート酸化；同上 ロ、ＰウェルＢ＋イオン注入 ； ６０ｋｅＶ４Ｘ １０” ３／ｃｍ２ハ、Ｐウェル
ドライブイン ；Ｎ２中１１２０℃、 ２’Ｑｈｒ 二、Ｐウェル拡散法さ；３．６μｍ ホ、Ｐ＋ウェルＢ＋イＡン注入；同上 へ、Ｐ＋ウェルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 チ、Ｎ＋ウェルＰ＋イオ゛ン注入；同上り、Ｎ＋ウェル
ドライブイン：同よ １４− ヌ、Ｎ＋ウェル拡散深さ；同上 （５）拡散窓を１８角形とした場合 イ、ゲー１へ酸化；同上 ロ、ＰウェルＢ＋イオン注入 ： ６０ｋｅＶ３ｘ１０” ／ｃ１ ハ、Ｐつ■ルドライブイン ；Ｎ２中１１２０℃、２０ｈｒ 二、Ｐウェル拡散源さ；３．５μＩｌｌホ、Ｐ＋ウェル
Ｂ＋イΔン注入；同上 へ、Ｐ＋つ■ルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 ヂ、Ｎ＋ウェルＰ＋イＡン注入；同上 り、Ｎ＋ウェルドライブイン；同上 ヌ、Ｎ＋ウェル拡散深ざ：同上 （６）拡散窓を円形とした場合 イ、ゲート酸化二同士 ロ、ＰウェルＢ＋イオン注入 ： ６０ｋｅＶ ３ ｘ １０ ” ／Ｃ１１２ハ、Ｐ
ウェルドライブイン ：Ｎ２中１１２０℃、２Ｑｈｒ 二、Ｐウェル拡散源さ；３．５μｍ μｍ小手Ｐ＋ウェルＢ＋イオン注入上 へ、Ｐ＋つＴ）レドライブイン；同」ニド、Ｐ＋つＴル
拡散深さ；同」］ チ、Ｎ＋ウェルＰ＋イオン注入；同十 り、Ｎ＋ウェルドライブイン：同上 ヌ、Ｎ＋ウェル拡散深さ；同上 以上の試作条件によれば、第７図に示す如く各製品のス
レッショルド電圧は何れもＶｒ＝１Ｖとなるが、拡散窓
の形状を四角形、六角形および八角形とした場合には、
電流■ｏｓの立上り領域においてなだらかな初期領域ａ
′が存在し、スイッチング応答性が悪い。
、Ｐつ丁ルＢ＋イオン注入 ：’６０ｋｅＶ、’５ Ｘ １０ ” ／ａｍ２ハ、Ｐ
つ■ルドライブイン 二Ｎ２中 １１２０℃、２Ｑｈｒ 二、Ｐウェル拡散法さ；３．７μｍ ホ、Ｐ＋つ■ルＢ＋イオン注入 ； ４５ｋｅＶ、 ５ Ｘ １０ ” ／ｃｍ２へ、Ｐ
＋つＪルド゛ライブイン ；Ｎ２中 １０８０℃、２０’ｍｉｎ ト・Ｐ゛つ”ル拡散深さ；１μ”１ チ、Ｎ＋ウェルＰ＋イオン注入 ：’ １１０’ｋｅｖ 、’ ５ ｘ−１０” ／ｃｍ
２す、Ｎ＋ウェルドライブイン ：１０８０℃、２Ｑｍｉｎ ヌ、Ｎ＋ウェル拡散深さ；１μｍ （２）拡散窓を六角形とした場合 イ、ゲート酸化；同上 ロ、ＰウェルＢ＋イオン注入；同上 ハ、Ｐつｉルドライブイン ；Ｎ２中１１２０℃、２０ｈｒ 二、Ｐウェル拡散法さ；３．７μｍ ＣＰ＋ 小、Ｐ＋ウェルＢ＋イオン注入；同上 へ、Ｐ＋ウェルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 ヂ、Ｎ＋ウェルＰ＋イオン注入；同上 り、Ｎ＋ウェルドライブイン：同上 ヌ、Ｎ＋ウェル拡散深さ；同上 （３）拡散窓を六角形とした場合 イ、グー１〜酸化；同上 ロ、ＰウェルＢ＋イオン注入；同上 ハ、Ｐウェルドライブイン １３− ：Ｎ２中１１２０℃、２０ｈｒ 二、ＰつＴル拡散深さ；３．７μｍ ホ、Ｐ＋ウェルＢ＋イオン注入：同上 へ、Ｐ＋つＪルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 ヂ、Ｎ＋ウェルＰ＋イオン注入；同上 り、Ｎ＋ウェルドライブイン：同上 ヌ、Ｎ＋ウェル拡散深ざ；同上 （４）拡散窓を１２角形とした場合 イ、ゲート酸化；同上 ロ、ＰウェルＢ＋イオン注入 ； ６０ｋｅＶ４Ｘ １０” ３／ｃｍ２ハ、Ｐウェル
ドライブイン ；Ｎ２中１１２０℃、 ２’Ｑｈｒ 二、Ｐウェル拡散法さ；３．６μｍ ホ、Ｐ＋ウェルＢ＋イＡン注入；同上 へ、Ｐ＋ウェルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 チ、Ｎ＋ウェルＰ＋イオ゛ン注入；同上り、Ｎ＋ウェル
ドライブイン：同よ １４− ヌ、Ｎ＋ウェル拡散深さ；同上 （５）拡散窓を１８角形とした場合 イ、ゲー１へ酸化；同上 ロ、ＰウェルＢ＋イオン注入 ： ６０ｋｅＶ３ｘ１０” ／ｃ１ ハ、Ｐつ■ルドライブイン ；Ｎ２中１１２０℃、２０ｈｒ 二、Ｐウェル拡散源さ；３．５μＩｌｌホ、Ｐ＋ウェル
Ｂ＋イΔン注入；同上 へ、Ｐ＋つ■ルドライブイン；同上 ト、Ｐ＋ウェル拡散深さ；同上 ヂ、Ｎ＋ウェルＰ＋イＡン注入；同上 り、Ｎ＋ウェルドライブイン；同上 ヌ、Ｎ＋ウェル拡散深ざ：同上 （６）拡散窓を円形とした場合 イ、ゲート酸化二同士 ロ、ＰウェルＢ＋イオン注入 ： ６０ｋｅＶ ３ ｘ １０ ” ／Ｃ１１２ハ、Ｐ
ウェルドライブイン ：Ｎ２中１１２０℃、２Ｑｈｒ 二、Ｐウェル拡散源さ；３．５μｍ μｍ小手Ｐ＋ウェルＢ＋イオン注入上 へ、Ｐ＋つＴ）レドライブイン；同」ニド、Ｐ＋つＴル
拡散深さ；同」］ チ、Ｎ＋ウェルＰ＋イオン注入；同十 り、Ｎ＋ウェルドライブイン：同上 ヌ、Ｎ＋ウェル拡散深さ；同上 以上の試作条件によれば、第７図に示す如く各製品のス
レッショルド電圧は何れもＶｒ＝１Ｖとなるが、拡散窓
の形状を四角形、六角形および八角形とした場合には、
電流■ｏｓの立上り領域においてなだらかな初期領域ａ
′が存在し、スイッチング応答性が悪い。
これに対して、拡散窓を１２角形とした場合には曲線ｂ
に示す如く電流Ｉｏｓの立上りはかなり改善され、更に
拡散窓を１８角形および円とした場合には曲線ｃに示す
如くゲート電圧ＶＧが１．ＯＶを越えた直後からかなり
急峻な立上り特性を得ることができた。すなわち、拡散
窓の各稜角を１５０°以上（１２角形以上）とすること
によって、電流Ｉｏｓ特性の立上りをオン直後から急峻
化し、これによりオン電圧、オン抵抗がともに低く、か
つ高速スイッチング特性を有する縦型ＭＯＳトランジス
タを得ることができることが確認で゛ １きた。
に示す如く電流Ｉｏｓの立上りはかなり改善され、更に
拡散窓を１８角形および円とした場合には曲線ｃに示す
如くゲート電圧ＶＧが１．ＯＶを越えた直後からかなり
急峻な立上り特性を得ることができた。すなわち、拡散
窓の各稜角を１５０°以上（１２角形以上）とすること
によって、電流Ｉｏｓ特性の立上りをオン直後から急峻
化し、これによりオン電圧、オン抵抗がともに低く、か
つ高速スイッチング特性を有する縦型ＭＯＳトランジス
タを得ることができることが確認で゛ １きた。
なお、以上はｎチャンネル型の場合で説明したが、ｐチ
ャンネル型でも同様に説明し得ることは勿論である。
ャンネル型でも同様に説明し得ることは勿論である。
（発明の効果）
以上の実施例の説明゛でも明らかなように、本発明に係
わる縦型ＭＯＳトランジスタにあっては、チャンネル領
域を形成するための二重拡散において、すべての稜角が
１５００以上となるような多角形状の拡散窓を使用した
ため、拡散窓の角部および辺部に拘わらず横方向拡散濃
度が均一なものとなり、このためオン電圧を低下させる
べく拡散温度を低下させた場合にも、拡散窓の角部にお
いて局部的な電流リークを生ずることなく、チャンネル
全周に渡って略同時にソース・ドレイン間の導通が生ず
ることとなり、このためＶＧ−１ｏＳ１７− 特性の立上りを急峻化づることによって、オン電圧およ
びオン抵抗が低くかつ高速スイッチング特性を右する縦
型パワーＭＯ８ｌ−ランジスタを提供することが可能と
なるのである。
わる縦型ＭＯＳトランジスタにあっては、チャンネル領
域を形成するための二重拡散において、すべての稜角が
１５００以上となるような多角形状の拡散窓を使用した
ため、拡散窓の角部および辺部に拘わらず横方向拡散濃
度が均一なものとなり、このためオン電圧を低下させる
べく拡散温度を低下させた場合にも、拡散窓の角部にお
いて局部的な電流リークを生ずることなく、チャンネル
全周に渡って略同時にソース・ドレイン間の導通が生ず
ることとなり、このためＶＧ−１ｏＳ１７− 特性の立上りを急峻化づることによって、オン電圧およ
びオン抵抗が低くかつ高速スイッチング特性を右する縦
型パワーＭＯ８ｌ−ランジスタを提供することが可能と
なるのである。
第１図（ａ ）〜（ｊ ＞は本発明に係わる縦型ＭＯＳ
トランジスタの製造工程の概要を示１工程図、第２図は
従来製品の具体的な刈払の一例を示寸索子断面図、第３
図は従来製品の拡散窓を示す平面図、第４図は従来製品
のＶＧ−１ｏｓ特性を示すグラフ、第５図は従来製品に
おいてＶａ−１ｏｓ特性の立上りが緩かになる原因を説
明寸るための拡散窓周辺の平面図、第６図（ａ ）〜（
ｆ）は本発明の実験に使用された試作製品の拡散窓をそ
れぞれ示す平面図、第７図本発明と従来製品とをＶＧ
ＩｏＳ特性について比較して示すグラフである。 □ １・・・・・・半導体基体 ２・・・・・・エピタキシャル層 ３・・・・・・ゲート酸化膜 −１８＝ ５・・・・・・ゲート電極 ６・・・・・・拡散窓 ８・・・・・・Ｐウェル領域 １６・・・Ｎ＋ウェル領域 特許出願人 日産自動車株式会社 １９− ３６６
トランジスタの製造工程の概要を示１工程図、第２図は
従来製品の具体的な刈払の一例を示寸索子断面図、第３
図は従来製品の拡散窓を示す平面図、第４図は従来製品
のＶＧ−１ｏｓ特性を示すグラフ、第５図は従来製品に
おいてＶａ−１ｏｓ特性の立上りが緩かになる原因を説
明寸るための拡散窓周辺の平面図、第６図（ａ ）〜（
ｆ）は本発明の実験に使用された試作製品の拡散窓をそ
れぞれ示す平面図、第７図本発明と従来製品とをＶＧ
ＩｏＳ特性について比較して示すグラフである。 □ １・・・・・・半導体基体 ２・・・・・・エピタキシャル層 ３・・・・・・ゲート酸化膜 −１８＝ ５・・・・・・ゲート電極 ６・・・・・・拡散窓 ８・・・・・・Ｐウェル領域 １６・・・Ｎ＋ウェル領域 特許出願人 日産自動車株式会社 １９− ３６６
Claims (1)
- （１）主電極（ソースまたはドレイン）の一方となる第
１導電型の半導体基体と； 前記半導体基体の一生面側に設けられた第２導電型のウ
ェル領域と； 前記第２導電型のウェル領域内に設けられ、かつ主電極
の他方となる第１導電型のウェル領域と；主電極の一方
となる第１導電型の半導体基体と主電極の他方となる第
１導電型のウェル領域とにまたがって、基体の表面に絶
縁膜を介して配置されたゲート電極とを備えた縦型ＭＯ
８Ｉ−ランジスタであって、： 前記両ウェル領域は、すべての稜角が何れも１５０°以
」二となるような多角形状の同一拡散窓から二重拡散に
より形成されてなることを特徴とする縦型ＭＯ８Ｉ−ラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118827A JPS6010677A (ja) | 1983-06-30 | 1983-06-30 | 縦型ｍｏｓトランジスタ |
| EP84107208A EP0130508A1 (en) | 1983-06-30 | 1984-06-22 | Field effect transistor of the vertical MOS type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118827A JPS6010677A (ja) | 1983-06-30 | 1983-06-30 | 縦型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010677A true JPS6010677A (ja) | 1985-01-19 |
Family
ID=14746129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118827A Pending JPS6010677A (ja) | 1983-06-30 | 1983-06-30 | 縦型ｍｏｓトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0130508A1 (ja) |
| JP (1) | JPS6010677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408118A (en) * | 1992-02-26 | 1995-04-18 | Nec Corporation | Vertical double diffused MOSFET having a low breakdown voltage and constituting a power semiconductor device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210668A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | 半導体装置 |
| US4833513A (en) * | 1985-01-20 | 1989-05-23 | Tdk Corporation | MOS FET semiconductor device having a cell pattern arrangement for optimizing channel width |
| IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
| US4775879A (en) * | 1987-03-18 | 1988-10-04 | Motorola Inc. | FET structure arrangement having low on resistance |
| JP2771172B2 (ja) * | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| DE69131376T2 (de) * | 1990-12-21 | 1999-10-21 | Siliconix Inc | Verfahren zur Herstellung von doppelt-diffundierten integrierten MOSFET-Zellen |
| JPH05110085A (ja) * | 1991-10-14 | 1993-04-30 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| DE4427988A1 (de) * | 1994-08-08 | 1996-02-15 | Abb Management Ag | MOS gesteuertes Leistungshalbleiterbauelement für hohe Spannungen |
| JP4666708B2 (ja) | 1999-10-13 | 2011-04-06 | 新電元工業株式会社 | 電界効果トランジスタ |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4173022A (en) * | 1978-05-09 | 1979-10-30 | Rca Corp. | Integrated gate field effect transistors having closed gate structure with controlled avalanche characteristics |
| DK157272C (da) * | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
| DE3012185A1 (de) * | 1980-03-28 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor |
-
1983
- 1983-06-30 JP JP58118827A patent/JPS6010677A/ja active Pending
-
1984
- 1984-06-22 EP EP84107208A patent/EP0130508A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408118A (en) * | 1992-02-26 | 1995-04-18 | Nec Corporation | Vertical double diffused MOSFET having a low breakdown voltage and constituting a power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130508A1 (en) | 1985-01-09 |
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