JPH0370387B2 - - Google Patents

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JPH0370387B2
JPH0370387B2 JP54129812A JP12981279A JPH0370387B2 JP H0370387 B2 JPH0370387 B2 JP H0370387B2 JP 54129812 A JP54129812 A JP 54129812A JP 12981279 A JP12981279 A JP 12981279A JP H0370387 B2 JPH0370387 B2 JP H0370387B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は酸化金属半導体型電界効果トランジス
タ（以下、単にMOSFETという）素子に係り、
特にかなり高い逆電圧および非常に低い導通時抵
抗で高出力用途に使用し得る新規な構造の
MOSFET素子に関するものである。
従来の技術 MOSFETに対するバイポーラトランジスタの
主な利点は、バイポーラトランジスタの単位導電
領域当りの導通時抵抗が非常に低い点にあるが、
それにも増してMOSFETはバイポーラトランジ
スタに対し多数の長所を持つており、それは非常
に高速なスイツチング速度、非常に高い利得及び
少数キヤリヤ素子によつて表わされる二次破壊特
性のないことである。しかし、MOSFETは高い
導通時抵抗を有するから大出力スイツチングの用
途に用いられることは制限されている。
従来公知の電界効果トランジスタ技術として
は、例えば、特開昭52−106688号公開公報、特開
昭52−132684公開公報などに開示されているもの
がある。
MOSFETにおける従来の問題点は、バイポー
ラトランジスタに対し多数の長所を持つている反
面、高い導通時抵抗、低い降伏電圧の点で大出力
スイツチングの用途に用いられることが制限され
ている点である。前記の公知技術においてもこの
点は解決されていない。例えば、特開昭52−
106688号公開公報に開示の技術は、極めて低い電
圧、例えば、マイクロウエーブ用素子の技術であ
つて、深い領域として示されているＰ型領域は、
素子の上面にゲート電極を取付けやすくするため
の手段にすぎず、ブレーク電圧を高める構成及び
作用を有してしない。また、前記特開昭52−
132684号公開公報の構造のものは、ベース領域が
離隔された構造ではなく、そのｐ＋層の一部がチ
ヤネル部にまで侵入し、また、ｐ−層の一部がｎ
−の領域を完全に取り囲んでいるため、ジヤンク
シヨンFETがMOSFETの導通領域を四方向から
空乏化し、それだけMOSFET部の有効面積が減
り、導通時（オン）抵抗を上昇させるもので、従
来のMOSFET同様に大出力スイツチングの用途
に用いられることができない。
発明が解決しようとする課題 このような従来技術により解決できなかつた
MOSFETの大出力スイツチングの用途に使用で
きる低い順方向抵抗を有する新規な大出力用
MOSFET素子を提供し、バイポーラトランジス
タに対し数多くの利点の全てを保持したままでス
イツチング形式の用途においてバイポーラトラン
ジスタとより競争性を持つMOSFETを提供する
こと、特に、素子の単位領域当りの順方向抵抗
は、MOSFET素子に従来存在した単位領域当り
の制限抵抗に比較して半減し、ブレーク電圧を増
加させ、大電力用に適したMOSFET素子を提供
することが本発明の解決課題である。
発明を解決するための手段 前記課題を解決するための具体的手段は、特許
請求の範囲に記載されている通り下記の構成から
なるものである。
すなわち、かなり低い抵抗と高い降伏電圧特性
を有する縦方向導電大出力MOSFET素子であつ
て、このMOSFET素子は、第１の導電型（ｎ又
はｐ）を持つて、所望の逆電圧に依存した厚さお
よび導電率を有する主ボデイ部を備えた半導体物
質のウエフアを用いて、 (a) 該ウエフアの第１の表面から下方へ一定の深
さで、かつ第１の表面に沿つて横方向に第１の
導電型の共通導電領域を特定する間隔をあけて
設けた、夫々が前記第１の導電型と正反対の第
２の導電型を持つて、多角形状をなす少なくと
も第１と第２のベース領域と、 (b) 前記第１と第２のベース領域の各々の中に形
成されて、前記第１の表面から第１と第２のベ
ース領域の深さより浅い深さで、かつ前記第１
の表面に沿つて横方向に第１と第２のベース領
域の各々が前記共通導電領域の間に夫々環状の
第１と第２のチヤネル領域を特定する間隔をあ
けて設けた、夫々が前記第１の導電型を持つて
多角形の環状をなす少なくとも第１と第２のソ
ース領域と、 (c) 該ソース領域に各々接続したソース電極と、 (d) 少なくとも前記第１と第２のチヤネル領域上
にまたがつて前記第１の表面上に設けたゲート
絶縁層と、 (e) 該ゲート絶縁層上に設けたゲート電極と、 (f) 前記ウエフアの第１の表面と対抗する第２の
表面側で前記主ボデイ部の下方に設けたドレイ
ン導電領域と、 (g) 該ドレイン導電領域に接続したドレイン電極
とを備え、さらに、特徴とする構成として、 (i) 前記第１て第２のベース領域は、夫々前記
共通導電領域の側から内側で外周部分に形成
した比較的浅い深さの領域と、該浅い深さの
領域からさらに内側で中央部分に形成した前
記浅い深さの領域よりより深い深さの領域で
構成し、 (ii) 前記共通導電領域は、前記主ボデイ部に比
較して高い導電率で、かつ前記第１と第２の
ベース領域に比較して低い導電率を持つと共
に、前記ベース領域の浅い深さの領域より深
く、かつベース領域の深い深さの領域より浅
い深さに形成することにより、前記第１と第
２のチヤネル領域と前記共通導電領域の間、
及び前記共通導電領域と前記主ボデイ部の間
の接合部における電流導通時の抵抗が減少す
るようにしたものである。
作 用 本発明のMOSFET素子においては、前記共通
導電領域は、前記主ボデイ部に比較して高い導電
率で、かつ前記第１と第２のベース領域に比較し
て低い導電率を持つと共に、前記ベース領域の浅
い深さの領域より深く、かつベース領域の深い深
さの領域より浅い深さに形成されているものであ
り、従つて、かなり高い逆電圧及び非常に低い導
通時抵抗で高出力用途に対する適用性を持つもの
である。本発明のMOSFET素子によれば、ドー
プ濃度を増加した共通導電領域の深さをベース領
域の浅い深さの領域より深くすることで寄生の
JFETの最も限定した部分をより高いドープ濃度
にすることが出来、JFET効果の多くを一破壊電
圧を減少することなく減少させることが出来るも
のである。また、本発明の一実施例によれば、半
導体ウエフアの同一面上に２つのソースが置か
れ、これらは横方向に互いに離間している。通常
のゲート酸化物上に付着されたゲート電極はソー
スの間に配される。２つのｐ型ベース領域がゲー
トの下に配され、互いにｎ型バルク領域によつて
離間されている。各ソースからの電流は（チヤネ
ルを画定する反転層の形成後に）その各チヤネル
を介して流れることが出来、これにより多数キヤ
リヤ導電はバルク領域を介しウエフアまたはチツ
プを通過してドレイン電極に流れることが出来
る。ドレイン電極はウエフアの反対面上であつて
もよいし、またはソース電極から横方向に変位し
た表面領域上にあつてもよい。この形態はＤ−
MOS素子の所望の製造技術を用いて行われる。
Ｄ−MOS素子は種々の電極及びチヤネルの正確
な配列を行うのに適し、また、非常に小さなチヤ
ネル長さを用いることが出来る。上記形態の素子
は、シグナル用MOSFET素子について前記した
ような従来技術に示されているが、その構造は通
常使用されている低電力のシグナル用MOSFET
素子のそれとは根本的に異なる。
本発明のMOSFET素子においては、前記第１
と第２のベース領域は、それぞれ一方が他方より
も深い二つの領域部分を備え、前記第１と第２の
ベース領域における浅い領域部分は、前記共通導
電領域を介して互いに対向する曲縁を有し、それ
ぞれの深い領域部分は、前記浅い領域部分から離
れるように横方向へ伸びながら下縁に下向きの曲
縁を形成し、該曲縁は、断面形状において、前記
浅い領域部分の曲縁よりも大きな曲率である。特
に、本発明によれば、前記第１と第２のベース領
域は互いに離隔されており、これら領域における
深い領域部分と浅い領域部分における断面形状の
曲率が大小に相違し、大きな曲率の深い領域部分
の存在により、降伏（ブレークダウン）電圧が大
幅に増加し、大電力用MOSFET素子として優れ
た特性を備える。
本発明の素子はかなり高い抵抗率を有するｎ
（-）基板に形成されるものであり、この高い抵抗
率は素子が所望の逆電圧能力を得るのに必要であ
る。例えば400V素子に対してｎ（-）領域は約
20Ω-cmの抵抗率を有する。しかしながら、
MOSFETを大電力用スイツチとして用いる時、
前記の高い抵抗率特性がMOSFET素子の導通時
抵抗を高めてしまう。
このため、本発明によれば、中央バルク領域の
上部に対し２つの反転層がドレイン電極への通路
に電流を供給し、ゲート酸化物の直下の上記中央
領域は、例えば、そのチヤネル領域におけるｎ
（+）拡散によつて素子の逆電圧特性を損うことな
く形成されるかなり低い抵抗率の材料とすること
ができる。
より具体的には、本発明によれば、この共通チ
ヤネルがゲート酸化物の下方の上部およびドレイ
ン電極に向つて延びる下方バルク部を有する。こ
の下方バルク部は高逆電圧特性を形成するための
高抵抗率を有し、素子の所望逆電圧に応じての深
さを有する。そして、一つの例示であるが、電圧
400Vのハイパワー用MOSFETの場合、下方のｎ
（-）領域は約35ミクロンの深さを有し、また電圧
90ボルト用MOSFET素子の場合は約８ミクロン
の深さを有する。逆電圧条件下でパンチスルーを
防止するために必要なより厚いデプリーシヨン領
域を形成すべく素子の所望逆電圧に応じて他の深
さが選択される。共通チヤネルの上部は約３乃至
６ミクロンの深さまで高導電（n+）に形成され
る。これは素子の耐逆電圧能力を損わないことが
分つている。しかし、このことは素子の単位領域
当りの導通時抵抗を半減させる。この結果とし
て、構成されたMOSFET素子は従来の大出力用
バイポーラトランジスタ素子に匹敵し得るように
なつた。それは、本発明のMOSFET素子がバイ
ポーラ素子に対するMOSFET素子の長所の全て
を保持しながら、バイポーラ素子の主たる長所で
あるかなり低い順方向抵抗をも併有することがで
きるようになつたからである。
本発明は、非常に高いパツキング密度が得ら
れ、かつ、簡単なマスクによつて作ることができ
る低い順方向抵抗を持つた新規な大出力
MOSFETを提供するものである。この素子は、
しかもかなり低いキヤパシタンスを有する。
本発明の好ましい実施例によれば、独立の離間
したソース領域の各々は多角形状であり、素子の
表面上に配されたソースの長さに沿つて一定の間
隔を得るには六角形が望ましい。非常に多数の小
さな六角形ソース要素が所与の素子の半導体の同
一面に形成することができる。一例であるが、
6600の数の六角形ソース領域が約2.54×3.556mm
（100×140mil）の寸法を有するチツプ領域内に
形成されて約558.8mm（22000mil）の有効チヤネ
ル長を形成し、これによりMOSFET素子は非常
に大きな電流容量を持つことが出来る。
隣合うソース間の空間はポリシリコンゲート、
または何らかの他のゲート構造を有する。ゲート
構造は素子の全表面上に良好な接触を行う細長い
ゲート接続フインガーによつて素子の表面と接触
する。
多角形ソース領域の各々は均一な導電層によつ
て接触されており、この導電層はソース領域を覆
う絶縁層における開口を介して独立した多角形ソ
ースと係合する。この開口は通常のＤ−MOS写
真食刻技術によつて形成され得る。ソースパツド
接続領域がソース導体に対して設けられ、ゲート
パツド接続領域が細長いゲートフインガーに対し
て設けられ、ドレイン接続領域が半導体素子の反
対面に形成される。
本発明のベース領域はソース領域と共に多角形
状に形成される。これら多角形の幾何図形的配列
は、この区画式構造で作り出される高い詰め込み
密度が、MOSFETの従来の公知の幾何学形状の
いづれのものよりも、単一面積当たりのチヤネル
巾をより大きく生み出すために、素子の順方向抵
抗をより小さくすることが出来る。また、このよ
うな多角形の構造を用いると、シート状ポリシリ
コンのゲート電極が単一のゲートパツドで接触出
来るものとして用いることが出来る。さらにま
た、本発明の多角形のセル構造は、ゲート領域の
内側にソース領域を閉じ込める一方、その外周に
共通導電領域を設けたものであるが、従来の共通
導電領域の外周にソース領域と、さらにその外周
にベース領域を設けたものに比べて面積当たりの
チヤネル巾を大きくとれると共に、ソースに対し
てシート接続の構造を採用できる利点がある。
また、本発明は、共通導電領域を下方のＮ−エ
ピタキシヤル領域のドープ濃度に比較してかなり
高いドープ濃度にする一方、P+のベース領域の
ドープ濃度に比較してかなり低いドープ濃度にす
る。N+領域をＮ−エピタキシヤル領域よりドー
プ濃度を高くすることは、N+領域で該N+領域内
の寄生JFETのピンチ効果を減少させるために必
要である。P+領域に高いドープ濃度を持たせて、
ソース領域の下での抵抗を減少させ、これらの異
なる領域で形成された寄生のバイポーラ・トラン
ジスタの不用意なターンオンを防ぐことが出来
る。
もしも、N+領域がP+領域より高いドープ濃度
を持てば、P+領域が逆ドープになり易くそのド
ープ濃度が減少するようになつて、上記寄生のバ
イポーラ・トランジスタのターンオンを防止する
効果が減少することになる。また、N+領域での
ドープ濃度の絶対レベルをP+のボデイ領域のド
ープ濃度より低くしてその表面での素子の破壊電
圧の減少を防ぐことが必要である。
さらに、本発明は一対のベース領域の間に設け
た導電領域を寄生のJFETの最も限定した部分を
より高いドープ濃度にすることが出来、JFET効
果の多くを一破壊電圧を低下させることなく減少
させることが出来るものである。もしも、ドープ
濃度を増加した共通導電領域がベース領域の深い
領域より深いと、チツプの表面上に分散されて増
加したドープ濃度の領域が、N-エピタキシヤル
領域の効果的な厚みを減少するように働くと共
に、ウエフア底部のドレイン電極に対する破壊電
圧を減少させるようになる。
複数のこのようなMOSFET素子は単一の半導
体ウエフアから形成され、独立した要素がけが
き、または何らかの他の方法によつて互いに分割
される。
本発明の他の特徴によれば、ゲート酸化物下に
チヤネルを画定するｐ型領域は、ソースの下方
に、かなり深く拡散された領域を持ち、これによ
りｐ型拡散領域は素子の本体を形成するｎ（-）エ
ピタキシヤル層中に大径の曲率を有することにな
る。この深い拡散、又深い接合は素子端部の電位
傾度を改善し、より高い逆電圧での素子の使用を
可能にし、ハイパワー用MOSFET素子としての
作用及び効果を奏する。
実施例 以下添付図面を参照して本発明の実施例を説明
する。
まず、本発明と関連するMOSFETの参考例と
して示す第１図および第２図について説明する。
これらの図においては、シリコン単結晶のウエフ
ア２０（または何らかの他の適当な材料）が示さ
れていて、該ウエフアは、素子の電流通過領域を
増すための曲りくねつたバス２１（第１図に最も
よく示されている）にそう素子電極を備えてい
る。なお、前記バスは他の幾何的形状であつても
よい。図示の素子は約400Vの逆電圧および50cm
のチヤネル幅で約0.4Ωより少ない導通時抵抗を
有する90Vから400Vの逆電圧を有する素子が製
作された。400Vハイパワー用素子は、30Aのパ
ルス電流を流す。90Vハイパワー用素子は、50cm
のチヤネル長で約0.1Ωの順方向導通時抵抗を有
し、約100Aまでのパルス電流を流す。チヤネル
幅を変えることにより高電圧または低電圧の素子
が形成される。
現在知られているMOSFET素子は、上記より
も高い導通時抵抗を有する。例えば、以下に記述
されたものと比較し得る従来技術により形成され
た400VMOSFETは、約1.5Ωより大きな導通時抵
抗を有し、これに対し本発明により形成された素
子の導通時抵抗は、約0.4Ωより小さい。更にハ
イパワースイツチング素子としての本発明の
MOSFETは、多数キヤリア素子として動作する
からMOSFET素子に望まれる利点の全てを有す
る。これらの利点としては、高いスイツチング速
度、高利得及び少数キヤリヤ素子に存在する２次
破壊特性の除去が挙げられる。
第１図および第２図の素子は、金属ゲート電極
２４によつて分割された２つのソース電極２２お
よび２３を有し、金属ゲート電極２４は二酸化シ
リコン層２５によつて半導体素子表面に固定され
るがそれから離間されている。ゲート酸化物２４
の曲りくねつた通路は、実際には全長50cmの長さ
を有し且つ667の数のうねりを有するが、第１図
では簡略化して示してある。他のチヤネル幅も用
いられ得る。ソース電極２２および２３は、図示
のように横方向に延び逆電圧条件下で形成される
デプリーシヨン領域の拡張を助長するように電界
板として働く。ソース電極２２および２３の各々
は、ウエフアの底部に固定された共通のドレイン
電極２６に電流を供給する。素子の相対的寸法、
特に厚さは、説明の便宜上、第２図では大幅に拡
大されている。シリコンのチツプまたはウエフア
２０は約0.36mmの厚さを有するｎ（+）基板上に形
成される。ｎ（-）エピタキシヤル層は、チツプ
（基板）２０上に設けられ、所望の逆電圧に応じ
た厚さと抵抗率を有する。このエピタキシヤル層
中に形成された全ての接合（ジヤンクシヨン）
は、かなり高い抵抗率を有する。図示された実施
例において、エピタキシヤル層は、約35ミクロン
の厚さおよび約20Ω-cmの抵抗率を有する。90V
ハイパワー用の素子に対してエピタキシヤル層２
０は、10ミクロン厚で約2.5Ω-cmの抵抗率を有す
る。50cmのチヤネル幅は、素子に所望の電流通電
位量を与えるためにも用いられる。
図示された実施例においては、第２図にｐ（+）
領域30，31としてそれぞれ示されており、大径の
曲率を形成するためにｐ（+）領域の深さが従来の
ものよりも著しく深くなつている点が従来技術の
それらと根本的に異なる。このｐ（+）領域の深さ
を著しく深くしたことによつて、本発明の
MOSFET素子が従来のものに比較しより高い逆
電圧に耐えることを可能にしたものであり、前記
の深さとしては、例えば、領域３０および３１の
深さが第２図の寸法ｘで約４ミクロン、第２図の
寸法ｙで約３ミクロンであることが望ましい。
Ｄ−MOS製造技術を用いることにより、二つ
のｎ（+）領域３２および３３がソース電極２２お
よび２３の下方にそれぞれ形成され、ｐ（+）領域
３０および３１と共にｎ型チヤネル領域３４およ
び３５をそれぞれ画定する。チヤネル領域３４お
よび３５は、ゲート酸化物２５の下方に配され、
ソース２２および２３から反転層を介してゲート
２４下方に配された中央領域へ、次いでドレイン
電極２６への導電を行うためにゲート２４にバイ
アス信号の適当な印加を行うことにより反転し得
る。チヤネル３４および３５は約１ミクロンの長
さを有する。
従来の考えによれば、チヤネル３４と３５の間
（およびｐ（+）領域３０および３１の間）の中央
ｎ（-）領域は、素子が高い逆電圧に耐えるために
は高い抵抗率を持つべきであるとされていた。し
かし、かなり高い抵抗率のｎ（-）物質はまた、素
子の順方向導通時抵抗を高くする重大な要素でも
ある。
本発明の特徴によれば、この共通導電領域の重
要な部分は、かなり高導電性に形成され、ゲート
酸化物２５の直下に配されたｎ（+）領域４０から
なる。ｎ（+）領域４０は、約４ミクロンの深さの
ものであるが、約３ミクロンから約６ミクロンの
範囲の深さでもよい。その正確な導電率は知られ
ていないが、それは深さによつて変化し、下方の
ｎ（-）領域に比較し高い導電率である。特にｎ
（+）領域４０は高い導電率を有し、これは温度
1150℃から1250℃、時間30分から240分の拡散条
件での50KVにおける１×1012乃至１×1014リン
原子／cm2の総イオン注入量によつて定まる。拡散
または他の操作によつて、この領域４０をかなり
高導電ｎ（+）物質とすることにより、素子特性は
格段に改善され、素子の順方向導通時抵抗は半減
することが分つた。さらに高導電率のｎ（+）領域
４０を設けても、MOSFET素子の逆電圧特性を
なんら損うものではないことも分つた。従つて、
ゲート酸化物２５の下方でチヤネル３４と３５の
間の領域をより高導電性にすることにより、目的
とする大出力スイツチング素子の順方向導通時抵
抗は格段に減少し、MOSFET素子はMOSFET
多数キヤリヤ動作の利点の全てを保持しながら同
等の接合型素子を凌駕するものである。
第１図および第２図についての上記説明におい
て、導電チヤネル３４および３５は、ｐ（+）物質
であり、従つて、これらは適当なゲート電圧の印
加により、ソース２２および２３から中央領域４
０へ多数キヤリヤ導電チヤネルを設けるためにｎ
型導電に反転されることが分る。しかし、明らか
にこれらの導電型式の全ては、既述のように素子
がｎ−チヤネル素子としてよりｐ−チヤネル素子
として働き得るように反転されてもよい。
第１図および第２図の素子を構成する一つの方
法を参考例として第３図乃至第６図に示す。第３
図によれば、ベースウエフア２０は、その上部に
ｎ（-）エピタキシヤル層を有するｎ（+）物質とし
て示されている。厚い酸化物層５０がウエフア２
０上に形成され、そこに窓５１および５２が設け
られている。これら窓５１および５２は、ｐ（+）
領域を形成するためイオン注入装置内でホウ素原
子ビームに曝される。次いで注入されたホウ素原
子は、ウエフア中に深く拡散され、約４ミクロン
の深さを有する第３図に示すような半円形のｐ
（+）集中領域を形成する。この拡散操作中、窓５
１，５２に深さが浅い酸化物層５３および５４が
成長する。
次に第４図に示すように、窓６１，６２が酸化
物層５０中に切られ、ｎ（+）注入が行われ、ｎ
（+）エピタキシヤル層中にｎ（+）領域６３および
６４が注入される。このｎ（+）注入はリンビーム
によつて行われる。そして、注入された領域は拡
散工程に移され、1150℃から1250℃で30分から４
時間の作業により、１×1012乃至１×1014のリン
原子／cm2の注入量によつて定まる濃度で約3.5ミ
クロンの深さになるまで領域６３および６４を拡
げ深化させる。後述するように、領域６３および
６４は、素子の導通時抵抗を減少させる新規なｎ
（+）領域を形成する。
ｎ（+）領域６３および６４は、もし望むならエ
ピタキシヤル法で設けられてもよく、また、拡散
しなくてもよい。同様に、上記の如く構成された
素子は当業者に明らかな何らかの所望工程により
製造してもよい。
製造方法における特有の工程は、第５図に示さ
れているチヤネル注入および拡散工程であり、こ
こではｐ（+）領域７１および７２が、領域６３お
よび６４にｎ（+）注入するために用いられた同一
の窓６１および６２を介して形成される。
ｐ（+）領域７１および７２は、1150℃乃至1250
℃で30分乃至120分の拡散工程を伴う約５×1013
乃至５×1014原子／cm2のホウ素ビームによる注入
で形成される。
次いで、第６図に示すようにソース前処理およ
びソース領域３２および３３の拡散工程が行われ
る。これは、常法の非臨界的リン拡散工程によつ
て行われ、この工程では拡散は窓６１および６２
を介して行われ、ソース領域３２および３３は他
の予め形成された領域に対し自動的に整列され
る。このように、ウエフアは炉中に置かれて850
℃から1000℃で10〜50分間キヤリヤガス中の
POCl3に曝される。
この工程が完了したとき、第２図において必要
とされた基板接合構成が、酸化物５０の下方に構
成され、この接合構成は目的とする素子の導電チ
ヤネルとして作用するもので、チヤネル３４と３
５との間及びｐ（+）領域３０及び３１の間の部分
に充填されたｎ（+）領域が形成される。製造工程
は、第６図の工程から第２図に示す素子への製造
へと続き、チツプの頂部の酸化物面は適当な方法
で除去され、ソース電極２２，２３及びゲート電
極２４となる金属パターンが形成されて素子への
電極が出来上る。そして、次の金属化操作によ
り、ドレイン電極２６が素子に設けられる。次い
で、素子全体は適当なコーテイングにより被覆が
施され、ソース電極２２および２３並びにゲート
電極２４にリード線が接続される。この素子は、
次いで適当な保護ハウジングに納められ、ドレイ
ン電極がドレイン接続具として作用する何らかの
導電支持体またはハウジングに固定される。
第１図および第２図に示すMOSFET素子にお
いては、ソース領域およびゲート領域ならびにソ
ース電極の反対側のウエフアの面上のドレインの
それぞれを図示のように蛇行する曲りくねつた迷
路形状に形成してある。このような形状は、他の
形状にしてもよい。例えば、第７図および第８図
に示すように、単純な方形形状にしてもよく、こ
の構成においては中央ソース８２を中心にして、
リング形状ゲート８０とリング形状の第１ソース
電極８１で囲み、さらに、外周をドレイン電極８
５で囲んだ平面形状に形成した単純な方形構成に
してある。第８図に示す素子は、ｐ（-）シリコン
単結晶８３のベースウエフア内に含まれ、シリコ
ン単結晶８３は、埋設されたｎ（+）領域８４を有
し、該領域の存在でソース８１を取囲むドレイン
電極８５に導く種々の電流通路の横方向の抵抗を
減少するようになつている。
平面方形のリング状のｎ（+）領域８６は、参考
例として第８図に示すように素子内に形成され、
本発明によれば、リング状の領域８６は素子の全
ての接合を含むｎ（-）エピタキシヤル領域８７よ
りも格段に高い導電率を有する。該領域８６は、
ゲート酸化物８８の直下領域から下方へ延び、リ
ング状のｐ（+）８９と中央のｐ領域９１との間に
形成された二つの導電チヤネルの縁部と結合す
る。前記領域８９および９１は、それぞれリング
状のソース８１と中央のソース８２の下方に位置
する。
第８図に示すように、リング状のｐ（+）領域８
９の外周縁は大きな曲率をもつて形成されてい
る。このように前記外周縁に従来の技術にまつた
く開示されていないような大きな曲率を付与した
理由は、本発明のMOSFET素子を高い逆電圧に
充分に耐えることが出来るようにしてハイパワー
用途への適格を持たせるためである。
第８図におけるｎ（+）領域９５は、ドレイン電
極８５に良好な接触を行うために設けられてい
る。ドレイン電極８５は、内側に位置するソース
８１とは水平方向にかなり離れており、例えば、
両者の間隔は約90ミクロン以上になつている。ド
レイン電極８５の外側には、ｐ（+）絶縁拡散部９
６が設けられていて、同一チツプまたはウエフア
上の他の素子から当該素子を絶縁している。
第８図の構成において、ソース８１および８２
からの電流がエピタキシヤル領域８７を通り抜け
るように領域８６を通り抜ける。電流は、次いで
横方向外方に流れ、更にドレイン電極８５まで流
れる。第２図の実施例におけると同様に、素子抵
抗は高導電領域８６により大幅に減少する。
第８図の構成を実施するについて、ソースおよ
びゲート電極を形成するのにどのような接触材料
でも使用可能な点に注目すべきである。例えば、
アルミニウムがソース電極用に使用でき、ポリシ
リコン物質が第８図の導電ゲート８０または第２
図の導電ゲート２４に用いることが出来る。
ソース電極２２および２３は、前記の説明で
は、別個の導線に接続される分離された電極とし
て説明されているが、ソース電極２２および２３
は第８ａ図に示すように直接接続されてもよい。
第８ａ図では、第２図と同じ部分は同じ符号で示
されている。第８ａ図においては、ゲート電極は
ゲート酸化物２５の頂部に設けられたポリシリコ
ン層１０１（アルミニウムに代わるもの）であ
る。このゲート電極は、酸化層１０２により覆わ
れ、導電層１０３が二つのソース２２および２３
を一緒に接続し、ゲート電極１０１から絶縁され
た単一ソース導体を形成する。ウエフアの何れか
の適当な縁部でゲート電極への接続が行われる。
第９図および第１０図は、MOSFETの領域４
０が高導電性ｎ（+）として構成された時、順方向
抵抗が減少することを示す測定曲線の形状を示
す。第９図において、試験された素子は、エピタ
キシヤル領域のｎ（-）抵抗率を有する領域４０を
持つている。このように、順方向抵抗は、第９図
に示すように異なつたゲートバイアスにおいて高
くなる。
領域４０がｎ（+）導電率のMOSFETにおいて
は、電子の速度飽和が生じる前に、すべてのゲー
ト電圧に対して、第１０図に示すように導通時抵
抗は劇的に減少する。
本発明のソース領域の多角形構成は第１３乃至
第１５図に最もよく示されている。
第１３図と第１４図には、ゲート、ソースおよ
びドレイン電極が設けられる前の状態の素子が示
されている。製造方法は、Ｄ−MOS製造技術お
よびイオン注入技術等の接合の形成および電極の
設置を最も良好に行うための上記方法を含む何れ
の形式のものでもよい。
本発明の素子は、ｎチヤネルエンハンスメント
形素子として説明されているが、本発明はｐチヤ
ネル素子およびデプリーシヨンモード素子にも適
用できる。
第１３図と第１４図の素子は、素子の一方の面
に複数の多角形形状（例えば六角形）のソース領
域を有する。このような多角形状は四角の形状で
もよいが、隣接する他のソース領域との間のスペ
ースを均一に保つには六角形が好ましい。
第１３図及び１４図においては、基礎半導体本
体またはウエフア中に六角形のソース領域が形成
されている。図示の基礎半導体またはウエフア
は、第１４図に示すように薄いN-エピタキシヤ
ル領域１２１が設けられ、シリコン単結晶のＮ型
ウエフア１２０として示されている。すべての接
合がエピタキシヤル領域１２１に形成される。適
当なマスクを用いることにより、第１３図及び第
１４図の領域１２２および１２３のような複数の
Ｐ型領域が半導体ウエフア領域１２１の一方の表
面に形成され、これらの領域は、一般に多角形で
あり、望ましくは六角形の形状である。
前記の多角領域は、非常に数多く形成される。
たとえば、2.54mm×3.556mm（100×140mil）の表
面寸法を有する素子では、約6600の多角領域が形
成され、チヤネル幅のトータルが約558.8mm
（22000mil）となる。多角形領域の各々における
互いに対向する二つの側部の間隔寸法は、約
0.0254mm（1mil）またはこれ以下のものである。
また、隣合う多角形領域の直線側部同志の間隔寸
法は、約0.015mm（0.6mil）である。前記の寸法
は一例である。
ｐ（+）領域１２２および１２３は、高くかつ信
頼性ある電界特性を形成するのに望ましい約５ミ
クロンの深さｄを有する。ｐ領域の各々は、ｐ領
域１２２および１２３それぞれの段領域１２４お
よび１２５として示されている外側段領域を有
し、これらはそれぞれ約1.5ミクロンの深さｓを
有している。この距離は素子のキヤパシタンスを
減少するため出来るだけ小さい方がよい。
多角形の領域１２２及び１２３を含む多角領域
の各々は、それぞれN+多角形リング領域１２６
及び１２７を受け入れる。段部１２４及び１２５
は、それぞれ領域１２６及び１２７の下方に位置
する。N+領域１２６及び１２７は比較的導電性
のN+領域１２８と協動する。この領域１２８は、
隣り合うｐ型多角形間に配されたN+領域であり、
ソース領域と後述するドレイン電極との間に種々
のチヤネルを画定する。
高導電性N+領域１２８は、非常に低い順方向
抵抗特性を有する。
第１３図および第１４図において、ウエフアの
全表面は、酸化物層または結合した通常の酸化物
と窒化物の層で覆われており、これらの層は種々
の接合を構成するために形成される。この層は絶
縁層１３０として示されている。絶縁層１３０に
は、多角形の領域１２２および１２３の直上の開
口１３１および１３２のような多角形状の開口が
設けられている。開口１３１および１３２は、そ
れぞれ領域１２２および１２３のN+型ソースリ
ング１２６および１２７に部分的に重なる。多角
形の開口の形成後に残る酸化物帯体としての絶縁
層１３０は、素子のゲート酸化物となる。
次いで第１５図に示すように電極が設けられ
る。これらは、絶縁層（酸化物部分）１３０の上
に格子状に重なるポリシリコンの電極１４０，１
４１，１４２である。
続いて、二酸化シリコン被膜が第１５図のポリ
シリコン電極１４０，１４１，１４２の上に皮膜
部分１４５，１４６，１４７が設けられ、これら
は、ポリシリコン制御電極と引き続いてウエフア
の全上面上に設けられたソース電極とを絶縁す
る。第１５図において、ソース電極は、アルミニ
ウムのような所望の物質からなる導電被膜１５０
として示されている。ドレイン電極１５１も素子
に設けられる。
第１５図に示された素子は、チヤネル領域がそ
れぞれ独立したソースの各々と最終的にドレイン
電極１５１に導く半導体本体との間に形成される
Ｎチヤネル型素子である。このように、チヤネル
領域１６０は、ソース電極１５０に接続されるリ
ング状のソース領域１２６とドレイン電極１５１
に導くN+領域１２８との間に形成される。チヤ
ネル１６０は、ゲート１４０に適当な制御電圧を
与えることによりＮ型導電率のものに変えられ
る。同様に、チヤネル１６１および１６２は、ソ
ース電極１５０に接続されるソース電極１２６と
ドレイン電極１５１に導く取り囲んだN+領域１
２８との間に形成される。このように、第１５図
の電極１４１を含んでポリシリコンのゲート電極
に適当な制御電圧を与えると、チヤネル１６１お
よび１６２は導電性となり、ソース電極１５０か
らドレイン電極１５１への多数キヤリヤ導電を可
能とする。
ソースの各々は平行な導電路を形成し、例え
ば、ゲート電極１４２の下方のチヤネル１６３お
よび１６４は、リング状のソース電極１２７およ
びＮ型ソース領域１７０からN+領域１２８およ
びドレイン電極１５１への導電を可能とする。
第１４図および第１５図には、ウエフアの端部
を包み込むｐ型端部領域１７１が示されている。
第１５図の電極１５０は、望ましくはアルミニ
ウム電極である。この電極１５０の接触領域は、
ｐ型領域１２２のより深い深部を全体的に覆い、
かつ正合している。これは、電極１５０に用いら
れたアルミニウムがｐ型物質の非常に薄い領域を
打ち抜く（スパイクスルー）ことが分つたために
行われる。このように、本発明の一つの特徴は電
極１５０がｐ領域１２２および１２３のようなｐ
領域の前記深部を重点的に確実に覆う点にある。
これにより、素子キヤパシタンスを減少させるた
めに、前記段部１２４および１２５によつて形成
される活性チヤネル領域を望ましい薄さにするこ
とができる。
第１１図は、第１５図の多角形状のソースパタ
ーンを用い完成された本発明に係るMOSFET素
子を示している。第１１図の前記素子は、刻設さ
れた四周の領域１８１，１８１，１８２，１８３
により囲まれている。これら領域にそつて分断す
れば、ウエフアの本体から約2.54×3.556mm（100
×140mil）の寸法の単位素子が切り取られ、分
離される。
上記の多角形状の領域は、複数の行および列を
なして１枚のウエフアに形成される。例えば、符
号Ａで示される範囲は約2.10mm（83mil）で多角
形の65列を含み、また、符号Ｂで示される範囲は
3.50mm（138mil）で多角形の100列を含むもので
あり、さらに、ソース接続パツド１９０とゲート
接続パツド１９１との間の符号Ｃで示される範囲
には前記多角形が82列形成される。
ソースパツド１９０は、重金属から構成され、
アルミニウムのソース電極１５０に直接接続され
導線が接続される。
ゲート接続パツド１９１は、複数のフインガー
１９２，１９３，１９４および１９５に電気的に
接続され、これらフインガーは、前記多角形状の
領域を有する外側表面上に対称に形成され、第１
２図との関連で説明されるようにポリシリコンゲ
ートに電気的に接続される。
製造工程の最終段階で、素子の外縁には第１１
図に示す電界板２０１に接続されるリング状の深
度の深いP+拡散部１７１が設けられる。
第１２図は、ゲートパツド１９１の一部および
ゲートフインガー１９４および１９５を断面で示
している。素子のRC遅延定数を減少するには、
ポリシリコンのゲートに複数の電極を形成するこ
とが望ましい。ポリシリコンのゲートは、複数の
領域２１０，２１１，２１２を含む多数の領域を
有し、これら領域は外方に延び、かつゲートパツ
ドの延長部、ゲートフインガー１９４および１９
５を受け入れる。ポリシリコンゲート領域は、第
１５図の酸化物被膜１４５−１４６−１４７の形
成中は露出されており、ソース電極５０によつて
被覆されない。第１２図において、軸２２０は第
１１図に示された対称軸２２０である。
本発明は、好適な実施例との関連について説明
したが、当業者であれば多数の変形及び修正が可
能なことが明白であろう。それ故、本発明は本明
細書、図面ならびに特許請求の範囲の記載のみに
限定すべきではない。
効 果 本発明のMOSFET素子によれば、前記したよ
うに、互いに離隔された前記第１と第２のベース
領域は、それぞれ一方が他方よりも深い二つの領
域部分を備え、前記第１と第２のベース領域にお
ける浅い領域部分は、前記共通導電領域を介して
互いに対向する曲縁を有し、それぞれの深い領域
部分は、前記浅い領域部分から離れるように横方
向へ伸びながら下縁に下向きの曲縁を形成し、前
記素子がオフとなり、前記ドレイン電極と前記ソ
ース電極の間にポテンシヤルが作用され時、前記
共通導電領域及び前記離隔された第１と第２のベ
ース電極の間の電界よりも低くなるように前記第
１と第２のベース領域の離隔距離が狭く形成され
ている構成であるから、従つて、高い逆電圧およ
び非常に低い導通時抵抗で高出力用途に対する適
用性を持つものである。特に、本発明によれば、
前記第１と第２のベース領域は互いに離隔されて
おり、これら領域における深い領域部分と浅い領
域部分における断面形状の曲線が大小に相違し、
大きな曲線の深い領域部分の存在により降伏（ブ
レークダウン）電圧が大幅に増加し、大電力用
MOSFET素子として優れた特性を備え、従来の
MOSFET素子から期待できない高出力（ハイパ
ワー）用途に対する適用性を持つ優れた効果を奏
するものである。
また、本発明のMOSFET素子によれば、ベー
ス領域とソース領域を多角形状に形成しており、
これらの多角形の幾何図形的配列は、この区画式
構造で作り出される高いセル密度がMOSFETの
従来の公知の幾何学形状のいづれのものよりも単
一面積当たりのチヤネル巾をより大きく生み出す
ために素子の順方向抵抗をより小さくすることが
出来るものであり、このような多角形の構造を用
いると、シート状ポリシリコンのゲート電極が単
一のゲートパツドで接触できるものとして用いる
ことが出来る。本発明の多角形のセル構造はベー
ス領域の内側にソース領域を閉じ込める一方、そ
の外周に共通導電領域を設けたものであるが、従
来の共通導電領域の外周にソース領域と、さらに
その外周にベース領域を設けたものに比べて面積
当たりのチヤネル巾を大きくとれると共に、ソー
スに対してシート接続の構造を採用出来る利点が
ある。
さらに、本発明のMOSFET素子によれば、共
通導電領域を下方のN-エピタキシヤル領域のド
ープ濃度に比較してかなり高いドープ濃度にする
一方、P+のベース領域のドープ濃度に比較して
かなり低いドープ濃度にしているが、N+領域を
N-エピタキシヤル領域よりドープ濃度を高くす
ることはN+領域で該N+領域内の寄生JFETのピ
ンチ効果を減少させるために必要であり、また、
P+領域に高いドープ濃度を持たせてソース領域
の下での抵抗を減少させ、これらの異なる領域で
形成された寄生のバイポーラ・トランジスタの不
用意なターンオンを防ぐことが出来る。本発明の
MOSFET素子によれば、ドープ濃度を増加した
共通導電領域の深さをベース領域の浅い深さの領
域より深くすることで寄生のJFETの最も限定し
た部分をより高いドープ濃度にすることが出来、
JFET効果の多くを一破壊電圧を減少することな
く減少させることが出来るものである。
【図面の簡単な説明】
第１図は、特に２つのソースおよびゲートの金
属パターンを示す本発明と関連したMOSFETの
参考例として示す平面図である。第２図は、第１
図２−２線矢視方向断面図である。第３図は、特
にP+接触の注入および拡散工程を示した第１図
および第２図のウエフア製造の初期段階を示す第
２図と同様の断面図である。第４図は、ｎ（+）注
入および拡散工程を示した製造工程の第２工程の
説明図である。第５図は、チヤネル注入および拡
散工程の製造工程の説明図である。第６図は、ソ
ースのプレデポジシヨンおよび拡散工程を示すも
ので、ゲート酸化物が第２図の素子を形成する金
属化段階のために切断さる最終段階に先立つて行
われる工程の説明図である。第７図は、第１図と
同様の平面図である。第８図は、第７図の７−７
線矢視方向断面図である。第８ａ図は、ソース接
触構成の他の例を示す第２図と同様の断面図であ
る。第９図は、MOSFETとして酸化物の下の領
域４０がｎ（-）のものである第２図の構造と同様
の素子の順方向電流特性図である。第１０図は、
領域４０が高いｎ（+）導電率を有する第２図の構
造と同じ素子の特性図である。第１１図は、本発
明に係るウエフアに形成された１個のMOSFET
素子の平面図である。第１２図は、ゲートパツド
領域におけるゲート電極とソース領域との関係を
示すゲートパツドの拡大詳細図である。第１３図
は、素子の製造工程の１段階におけるソース領域
の小さな部分の詳細平面図である。第１４図は、
第１３図の１４−１４線矢視方向断面図である。
第１５図は、ポリシリコンゲート、ソース電極お
よびドレイン電極をウエフアに取付けた第１４図
と同様の図である。 ２２，２３……ソース電極、２４……ゲート電
極、３０，３１……ｐ（+）領域、３２，３３……
ソース領域、３４，３５……チヤネル、５０……
酸化層、７１，７２……ｐ（+）領域、８１，８２
……ソース電極、８４……ｎ（+）領域、８５……
ドレイン電極。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電型（ｎ又はｐ）を持つて、所望の
    逆電圧に依存した厚さおよび導電率を有する主ボ
    デイ部を備えた半導体物質のウエフアと、 該ウエフアの第１の表面に沿つて横方向に第１
    の導電型の共通導電領域を特定する間隔をあけて
    設けた、夫々が前記第１の導電型と正反対の第２
    の導電型を持つて、多角形状をなす少なくとも第
    １と第２のベース領域と、 前記第１と第２のベース領域の各々の中に形成
    されて、前記第１の表面から第１と第２のベース
    領域の深さより浅い深さで、かつ前記第１の表面
    に沿つて横方向に第１と第２のベース領域の各々
    が前記共通導電領域に隣接して夫々環状の第１と
    第２のチヤネル領域を特定する間隔をあけて設け
    た、夫々が前記第１の導電型を持つて多角形の環
    状をなす少なくとも第１と第２のソース領域と、 該ソース領域に各々接続したソース電極と、 少なくとも前記第１と第２のチヤネル領域上に
    またがつて前記第１の表面上に設けたゲート絶縁
    層と、 該ゲート絶縁層上に設けたゲート電極と、 前記ウエフアの第１の表面と対抗する第２の表
    面側で前記主ボデイ部の下方に設けたドレイン導
    電領域と、 該ドレイン導電領域に接続したドレイン電極と
    を備え、 前記第１と第２のベース領域は、夫々前記共通
    導電領域の側から内側で外周部分に形成した浅い
    深さの領域と、該浅い深さの領域からさらに内側
    で中央部分に形成した前記浅い深さの領域よりよ
    り深い深さの領域で構成し、また、 前記共通導電領域は、前記主ボデイ部に比較し
    て高い導電率で、かつ前記第１と第２のベース領
    域に比較して低い導電率を持つと共に、前記ベー
    ス領域の浅い深さの領域より深く、かつ該ベース
    領域の深い深さの領域より浅い深さに形成するこ
    とにより、前記第１と第２のチヤネル領域と前記
    共通導電領域の間、及び前記共通導電領域と前記
    主ボデイ部の間の接合部における電流導通時の抵
    抗が減少するようにしたことを特徴とする高出力
    用MOSFET素子。 ２ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記ベース領域は、前記
    ソース領域に比較して低い導電率を持つようにし
    たことを特徴とするもの。 ３ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記主ボデイ部はエピタ
    キシヤル成長層であることを特徴とするもの。 ４ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記第１導電型は、ｎ型
    であり、前記第２導電型はｐ型であることを特徴
    とするもの。 ５ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記主ボデイ部は約2.5オ
    ーム／cmより大きい抵抗を持つことを特徴とする
    もの。 ６ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記ゲート絶縁層はシリ
    コン二酸化物で形成したことを特徴とするもの。 ７ 特許請求の範囲第８項に記載した高出力用
    MOSFET素子にして、前記ゲート電極は、ポリ
    シリコンで形成したことを特徴とするもの。 ８ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記ソース領域の夫々は
    六角形であることを特徴とするもの。 ９ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記共通導電領域の前記
    第１の表面からの深さは、１ミクロンより大きい
    ものであることを特徴とするもの。 １０ 特許請求の範囲第１項に記載した高出力用
    MOSFET素子にして、前記ベース領域の深い深
    さの領域は、前記第１の表面から約４ミクロンで
    あることを特徴とするもの。
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