JPH04230041A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に化合物半導体の電界効果型トランジスタま
たはＩＣ等の半導体装置の製造方法に関するものである
。

【０００２】

【従来の技術】電界効果型トランジスタ（以下ＦＥＴと
略記）の回路特性は、ＧａＡｓ等の半導体基板に対して
不純物を選択的にイオン注入するときの注入条件を変え
ることによって制御される。またＨＥＭＴ（Ｈｉｇｈ　
　Ｅｌｅｃｔｒｏｎ　　Ｍｏｂｉｌｉｔｙ　　Ｔｒａｎ
ｓｉｓｔｏｒ）または逆ＨＥＭＴ等の回路特性は、エピ
タキシャル成長の結晶成長条件またはゲート電極のリセ
スエッチング量によって制御される。

【０００３】上記いずれの場合においても、半導体基板
にＦＥＴを形成した後の工程は、まず半導体基板のＦＥ
Ｔ側の全面に、化学的気相成長法（以下ＣＶＤと略記）
等によって酸化シリコン（以下ＳｉＯ２　と記す）製の
層間絶縁膜を形成するか、またはプラズマＣＶＤ等によ
って窒化シリコン（以下ＳｉＮと略記）製の層間絶縁膜
を形成する。次いで層間絶縁膜にスルーホールを形成し
、続いてスルーホールに配線電極を形成する。

【０００４】その後配線電極側の全面にパシベーション
膜を形成し、次いでパシベーション膜にボンディングパ
ッド用の開口を形成する。次に回路特性の評価を行う。 その後、半導体基板を裏面研磨して、その裏面にチタニ
ウム（Ｔｉ）／金（Ａｕ）／錫（Ｓｎ）よりなる合金を
蒸着する裏面加工を行う。上記の如くして、半導体装置
のウエハプロセスが終了する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記製
造方法では、ＦＥＴの回路特性値、特にしきい電圧（Ｖ
ｔｈ）の決定は、半導体基板にＦＥＴを形成する際に行
われる。このため、半導体基板の特性（例えば抵抗値等
）またはＦＥＴを形成するときの諸条件（例えばエッチ
ング条件，ＣＶＤ条件等）により回路特性値は変動する
。 さらに、層間絶縁膜およびパシベーション膜等の応力が
半導体基板に加わる事によっても、回路特性値は変動す
る。この結果、厳密な回路特性値の制御は困難であった
。

【０００６】本発明は、回路特性に優れた半導体装置の
製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、半導体基
板にトランジスタを形成する。その後半導体基板上でト
ランジスタを覆う状態に層間絶縁膜を形成する。次いで
層間絶縁膜にスルーホールを形成し、続いてスルーホー
ルに配線電極を形成する。その後配線電極側の全面にパ
シベーション膜を形成し、次いでパシベーション膜にボ
ンディングパッド用の開口を形成する。その後回路特性
を評価する。

【０００８】この評価で回路特性値が所定値に一致した
場合には、半導体基板に裏面加工を行う。一方前記回路
特性値が所定値に一致しない場合には、パシベーション
膜を所定の厚さだけ除去する工程と回路特性を評価する
工程とを、回路特性値が所定値に一致するまで繰り返し
行う。そして、回路特性値が所定値に一致した場合には
、半導体基板に裏面加工を行う。

【０００９】

【作用】上記半導体装置の製造方法では、回路特性を評
価する工程で、回路特性値が所定値に一致しない場合に
は、回路特性値が所定値に一致するまで、パシベーショ
ン膜を所定の厚さだけ除去する工程と回路特性を評価す
る工程とを繰り返し行う。このため、パシベーション膜
を除去するごとにその膜厚が薄くなるので、パシベーシ
ョン膜によって半導体基板に加えられる引張応力が変化
する。この結果、半導体基板に加えられる引張応力によ
って変化するＶｔｈ等の回路特性値は、パシベーション
膜の除去ごとに所定値に近づき、やがて所定値に一致す
る。

【００１０】

【実施例】本発明の実施例を図１の流れ図および図２な
いし図１０の製造工程図により説明する。まず、図１に
示す工程１「トランジスタを形成する」を行う。この工
程１では半導体基板にトランジスタとしてＦＥＴを形成
する。

【００１１】このＦＥＴを形成するには、まず図２に示
す如く、ＧａＡｓ製の半導体基板１１の上面にレジスト
を塗布してレジスト膜を形成し、その後このレジスト膜
に対して感光，現像処理を行ってイオン注入マスク１２
を形成する。次いでイオン注入マスク１２を用いて、例
えばエネルギーが１２０ｋｅＶ，ドーズ量３×１０１２
ドーズ／ｃｍでシリコンをイオン注入する。そして、イ
オン注入動作層１３を形成する。

【００１２】その後、イオン注入マスク１２を除去する
。次いで図３に示すように、再び前記図２で説明した同
様にホトリソグラフィー技術を用いて、半導体基板１１
の上面にイオン注入マスク１４を形成する。このイオン
注入マスク１４を用いて、例えばエネルギーが１００ｋ
ｅＶ，ドーズ量２×１０１３ドーズ／ｃｍでシリコンを
イオン注入する。そして、イオン注入オーミックコンタ
クト層１５を形成する。

【００１３】その後、イオン注入マスク１４を除去する
。次いで図４に示す如く、例えば化学的気相成長法によ
って、半導体基板１１上の全面に、アニールキャップ用
の酸化シリコン（ＳｉＯ２　）膜１６をおよそ１００ｎ
ｍの厚さに形成する。続いて、温度が８００℃のヒ素雰
囲気下で２０分のアニール処理を行って、イオン注入に
より生じた半導体基板１１中の欠陥および歪みを解消す
る。

【００１４】その後、エッチングによりＳｉＯ２　膜１
６を除去する。続いて、図５に示すように、半導体基板
１１の上面にレジストを塗布してレジスト膜を形成し、
その後感光，現像処理を行ってリフトオフ用のパターン
（図示せず）を形成する。次いで、蒸着法により、形成
した前記パターン側の全面に、厚さが１０ｎｍの金ゲル
マニウム（ＡｕＧｅ）合金膜と厚さが５ｎｍのニッケル
（Ｎｉ）膜と厚さが１２０ｎｍの金（Ａｕ）膜とを順に
形成して多層金属膜を得る。その後、前記パターンをエ
ッチングして、このパターンとこのパターン上の多層金
属膜とを除去する。そして、各イオン注入オーミックコ
ンタクト層１５の上面に多層金属膜よりなるオーミック
電極１７を形成する。

【００１５】次いで、上記オーミック電極１７を形成し
たと同様に蒸着リフトオフ法を用いて、厚さが１００ｎ
ｍのチタニウム（Ｔｉ）膜と厚さが５０ｎｍのプラチニ
ウム（Ｐｔ）膜と厚さが２５０ｎｍのＡｕ膜とよりなる
ゲート電極１８を、イオン注入動作層１３の上面に形成
する。上記の如くして、ＦＥＴ３０が完成し、工程１が
終了する。

【００１６】その後、図１の工程２「層間絶縁膜形成」
を行う。この工程２では、図６に示すように、半導体基
板１１に形成したＦＥＴ３０を覆う状態に、まず、化学
的気相成長法等により、厚さが１００ｎｍの窒化シリコ
ン（ＳｉＮ）製の層間絶縁膜１９を形成する。引き続い
て、プラズマ化学的気相成長法等により、層間絶縁膜１
９の上面に厚さが１００ｎｍのＳｉＯ２　製の層間絶縁
膜２０を形成する。

【００１７】次いで図１の工程３「スルーホール形成」
を行う。この工程３では、図７に示す如く、層間絶縁膜
２０の上面にレジストを塗布してレジスト膜を形成し、
その後感光，現像処理を行ってエッチングマスク２１を
形成する。その後反応性イオンエッチングにより層間絶
縁膜１９，２０にスルーホール２２を開口する。

【００１８】続いて、図１の工程４「配線電極形成」を
行う。この工程４では、図８に示すように、前記図５で
説明したと同様の蒸着リフトオフ法により、厚さが１０
０ｎｍのチタニウム（Ｔｉ）膜と厚さが５０ｎｍのプラ
チニウム（Ｐｔ）膜と厚さが７００ｎｍの金（Ａｕ）膜
とよりなる配線電極２３を、スルーホール２２の内部お
よび層間絶縁膜２０上の所定位置に形成する。

【００１９】その後、図１の工程５「パシベーション膜
形成」と工程６「ボンディングパッド用の開口形成」と
を行う。この工程５では、図９に示す如く、プラズマ化
学的気相成長法等により、配線電極２３側の全面に厚さ
が６００ｎｍのＳｉＮ製のパシベーション膜２４を形成
する。このパシベーション膜２４の膜厚は、予め求めて
おいたパシベーション膜２４の膜厚とＦＥＴ３０の回路
特性値との相関関係より求める。このとき、パシベーシ
ョン膜２４の膜厚は、前記相関関係より求めた値よりも
厚く設定する。

【００２０】次いで、パシベーション膜２４の上面にレ
ジストを塗布してレジスト膜を形成し、このレジスト膜
に感光，現像処理を行ってエッチングマスク（図示せず
）を形成する。その後、エッチングマスクを用いて反応
性イオンエッチング等によって、パシベーション２４に
ボンディングパッド用の開口（図示せず）を形成する。 そして、エッチングマスクを除去して、半導体装置１０
の回路形成が終了する。

【００２１】続いて、図１の工程７「回路特性評価」を
行う。この回路特性の評価において、回路特性値（例え
ばしきい電圧Ｖｔｈ）が所定値（例えば設計値）に一致
した場合は、図１の工程８「裏面加工」を行う。

【００２２】一方、回路特性の評価において、前記回路
特性値が前記所定値に一致しない場合は、図１０に示す
ように、反応性イオンエッチング等によって、パシベー
ション膜２４の全面を所定の厚さｗだけ除去する。図中
の２点鎖線部は除去前のパシベーション膜２４を示す。 パシベーション膜２４を除去する厚さｗを決定するには
、予めパシベーション膜２４と同質の膜を用いて、膜厚
方向に除去する厚さｗとこの厚さｗに対応するＦＥＴ３
０の回路特性値の変動量との相関関係（以下膜除去厚さ
と特性値変動量との相関関係と記す）を求めておく。 そして、先に求めた膜除去厚さと特性値変動量との相関
関係により、回路特性値が所定値になるパシベーション
膜２４の除去する厚さｗが決められる。

【００２３】続いて、再び図１に示す工程７「回路特性
評価」を行う。このとき、回路特性値が所定値に一致し
た場合は、図１の工程８「裏面加工」を行う。まだ一致
しない場合には、このパシベーション膜２４の除去と回
路特性評価とを、回路特性値が所定値に一致するまで繰
り返し行う。

【００２４】その後、回路特性値が所定値に一致した場
合には、図１の工程８「裏面加工」を行う。そしてウエ
ハプロセスが終了し、半導体装置１０が得られる。

【００２５】なお、上記方法は、パシベーション膜を序
々に除去して、回路特性値を合わせ込むので、上記ＦＥ
Ｔに限らず、エピタキシャル成長を用いて形成されるＦ
ＥＴまたはＨＥＭＴ等の半導体装置にも同様にして適用
することができる。

【００２６】

【発明の効果】以上、説明したように本発明によれば、
パシベーション膜を所定の厚さだけ除去するごとに回路
特性評価を行うので、所定値に対して回路特性値を厳密
に合わせ込むことができる。このため、回路特性に優れ
た半導体装置を製造することができるとともに、特性不
良が少なくなるので歩留りの向上が図れる。

【図面の簡単な説明】

【図１】半導体装置の製造方法の流れ図である。

【図２】ＦＥＴの製造工程図である。

【図３】ＦＥＴの製造工程図である。

【図４】ＦＥＴの製造工程図である。

【図５】ＦＥＴの製造工程図である。

【図６】層間絶縁膜の製造工程図である。

【図７】スルーホールの製造工程図である。

【図８】配線電極の製造工程図である。

【図９】パシベーション膜の製造工程図である。

【図１０】パシベーション膜の除去を行う製造工程図で
ある。

【符号の説明】

１０　　半導体装置 １１　　半導体基板 １９　　層間絶縁膜 ２０　　層間絶縁膜 ２２　　スルーホール ２３　　配線電極 ２４　　パシベーション膜 ３０　　ＦＥＴ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板にトランジスタを形成する
   工程と、その後前記半導体基板上で前記トランジスタを
   覆う状態に層間絶縁膜を形成する工程と、続いて前記層
   間絶縁膜にスルーホールを形成する工程と、次いで前記
   スルーホールに配線電極を形成する工程と、その後前記
   層間絶縁膜上で前記配線電極を覆う状態にパシベーショ
   ン膜を形成する工程と、続いて前記パシベーション膜に
   ボンディングパッド用の開口を形成する工程と、次いで
   回路特性を評価する工程と、その後前記半導体基板に裏
   面加工を行う工程とよりなる半導体装置の製造方法にお
   いて、前記回路特性を評価する工程で、回路特性値が所
   定値に一致する場合には、前記裏面加工工程を行い、一
   方前記回路特性値が所定の値に一致しない場合には、前
   記パシベーション膜を所定の厚さだけ除去する工程と回
   路特性を評価する工程とを、回路特性値が所定値に一致
   するまで繰り返し行って、その後前記裏面加工工程を行
   うことを特徴とする半導体装置の製造方法。