JPH023940A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、例えば電界効果トランジスタ（以下、単に
Ｆ　Ｅ　Ｔ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉ
ｓｔｏｒ）と称する。）を始めとする半導体素子の製造
方法に関するものであり、特に基板汚染を回避し、かつ
低抵抗な電極を形成することが容易な方法に関する。

（従来の技術） 従来、電子機器を構成する半導体素子として、ＦＥＴ素
子が広く用いられている。

これらＦＥＴ素子により種々の機能を有する電子機器を
構成するに当って、当該機器の小型化、高速化及び低電
力化といった要求に応じで、超高記度集積回路（ＶＬＳ
Ｉ）を達成するための研究開発が進められている。この
ＦＥＴ素子では、ゲート電極を構成する材料に耐熱性金
属を用い、この電極に対してセルファラインでソース活
性領域及びトレイン活性領域を形成する技術か広く知ら
れている。

このような技術として、例えば文献：“Ｉｎｔｅｒ　−
ｎａｔｉｏｎａｌ　　５ｏｌｉｄ−３ｔａｔｅ　　Ｃ１
ｒｃｕｉｔｓ　　ＣｏｎｆｅｒｅｎｃｅＤｉｑｅｓｔ　
Ｏｆ　丁ｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　（インター
ナショナル　ソリッドステート　サー主ツッ　カンファ
レンス　ダイジェスト　オブ　テクニカル　ベバーズ）
（横山他、第２１８〜２１９頁、　１９８１年２月２０
日発表）に開示された、砒化ガリウム（ＧａＡｓ）から
成る半絶縁性基板を用いたＧａＡｓ−ＭＥＳ（Ｍｅｔａ
ｌＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ素子の製造方法
が知られている。

以下、従来知られでいる半導体素子の製造技術の一例と
して、上述した文献に開示されるＧａＡｓ−ＭＥＳＦＥ
Ｔ素子の製造技術につき図面を参照して説明する。

第２図（Ａ）〜（Ｄ）は、上述した素子の製造方法を説
明するための、基板の概略的断面により各製造工程を示
す説明図である。尚、これら図中、断面を示すハツチン
グ等は一部省略する。

また、以下の説明の理解を容易とするため、この明細書
では熱処理による活性化を行なう前の構成成分を不純物
領域と称し、当該処理を行なった後を活゛ｉ領域として
表わすこととする。

まず始めに、半絶縁性のＧａＡｓから成る基板１１の表
面に、電界効果トランジスタの活性層を構成する領域（
以下、素子領域と称する。）１３を露出させ他の領域を
覆うレジストパターン１５を形成する。然る後、このレ
ジストパターン１５をイオン注入マスクとして、例えば
珪素イオン（Ｓｉ”）またはその他のｎ型不純物（図中
、一連の矢印ａを付しで示す、）を、加速エネルギーが
約３０〜６０（ＫｅＶ）及び面２度が１０′２−１０”
　（ｃｍ−２）程度の条件でイオン注入することにより
チャネル不純物領域１７を形成する（第２図（Ａ）　）
。

次１こ、上述のレジストパターン１５を除去した後、基
板１１のゲート電極形成領域１９に、例えばチタン−タ
ングステン（Ｔｉ−Ｗ）合金のように、耐熱性を有し、
かつ基板１１との間でショット主障壁を形成する金属か
ら成るゲート電極２１を、５０００　（λ）程度の膜厚
で被着形成する（第２図（Ｂ））。

このゲート電極２１は、上述した耐熱性金属を基板１１
の全面に堆積した後、例えば四フッ化炭素（ＣＦ４）と
酸素（０□）とをエツチングガスに用いてプラズマエツ
チングしてパターンニングしたり、或いはエツチング処
理を行なうことなくリフトオフ技術によって形成する場
合も有る。

続いて、前述した素子領域１３を露出させて他の領ｉＦ
！ｉを覆うレジストパターン２３ヲ形成した後、当該レ
ジストパターン２３と前述のゲート電極２１とをイオン
注入マスクとして用い、前述と同様なｎ型不純物ａｔ注
入することによってソース・ドレイン不純物領域２５が
形成される（第２図（Ｃ））。

このソース・ドレイン不純物領域２５は、前述したチャ
ネル不純物領域１７に比べて高濃度の不純物が深く注入
され、−例として加速エネルギーが約４５−１００（に
ｅＶ）及び面密度がｔｏ＋３（ｃｍ−２）程度の条件で
形成される。

次に、上述のレジストパターン２３ヲ除去した後、基板
１１の上側全面に二酸化珪素（ＳｉＯ□）を充分な膜厚
で堆積し、アニール保護膜２７７＆形成する。

然る後、例えば７５０〜９００（”Ｃ）の範囲内の任意
好適な温度で所定時間に亙って熱処理を行ない、前述し
たチャネル不純物領域１７とソース・ドレイン不純物領
域２５とを活性化して、第２図（Ｄ）に示すように、チ
ャネル活性領域２９とソース・ドレイン活性層ｔｉｉ３
１とが形成される。尚、同図中、熱処理工程を明示する
ため、第２図（Ａ）〜（Ｃ）において図示したチャネル
不純物領域１７の界面を一部変更して示しである。

このような工程を経た後、図示しでいない工程により、
ソース電極及びトレイン電極、またはその他、設計に応
じた構成成分を配設して、ＧａＡｓ−ＭＥＳＦＥＴ　％
完成する。

上述した従来の半導体素子の製造方法によれば、アニー
ル保護膜２７により基板を被覆した状態で不純物領域を
活性化する。これがため、この活性化を目的とした熱処
理時に、ＧａＡｓ基板を構成する＾Ｓ成分がガス化して
表面から脱離することを回避し、ざらに、ゲート電極に
対して活性領域をセルファラインで形成することができ
る。

（発明が解決しようとする課題） しかしながら、上述した従来の半導体素子の製造方法で
は、次のような種々の問題点か有った。

■チャネル不！に！物領域やソース・ドレイン不純物領
域のイオン注入、及びゲート電極の被着形成に当り、基
板表面に対するレジスト材の塗布形成と除去を目的とし
た基板洗浄とを必要とする。

これがため、レジスト材の残存や洗浄に用いた薬剤によ
って基板表面が汚染され、この汚染物質が残存した状態
でアニール保護膜を被着させて熱処理を行なった場合、
当該物質の基板中への拡散を生しる。従って、ゲート（
こおけるショットキ特性の劣化（例えばビルトインポテ
ンシャルφ８の低下、理想因子ｎの増大）やＦＥＴ特牲
の劣化（例えば相互コンダクタンス９．、、の低下、ド
レイン飽和電流Ｉ　ｄｄｓの減少、寄生抵抗日、の増大
）を生ずる場合が有る。

このような汚染は基板表面のみならず、ゲート電極の表
面１こも生し、上述と同様な汚染物質の拡散につながる
という問題が有る。

さらに、前述したＧａＡｓにより基板を構成して半導体
素子を製造する場合には、上述の熱処理に起因する砒素
の脱Ｍ（ガス化）が知られており、素子特性のばらつき
や劣化をもたらす場合が有る。

■ゲート電極と基板との間に安定なショットキ障壁を形
成する目的で、前述したチタン−タングステン（Ｔ　１
−Ｗ）合金、タングステン−アルミニウム（Ｗ−Ａｕ）
合金、タングステンシリサイド（Ｗ−Ｓｉ）、窒化タン
グステン（ＷＮ）またはその他の耐熱性金属が用いられ
ている。しかしながら、これら金属は抵抗率が高く、−
例としてＷ−Ｓ　ｉの場合１８０〜２００（ＵΩ・ｃｍ
）、ＷＮの場合６０〜１４０（ｕΩ−ｃｍ）程度の高抵
抗率である。

従って、これら耐熱性金属のみでゲート電極を構成する
場合、ゲート電極の低抵抗化を図る必要が有る。このよ
うな要求に対してゲート電極の膜厚を大きく採る手段が
考えられるが、半導体材料と耐熱性金属との組み合わせ
によっては、例えば熱膨張係数の違いにより応力が発生
し、ゲート電極の剥離をもたらすという問題点が有った
。

ざらに、上述したゲート電極を構成する耐熱性金属の厚
膜化は、当該電極形成における寸法・形状の再現性とい
ったエツチング加工時の制約が有り、このような厚膜化
によって低抵抗化を図るには限界を主じるという問題も
有る。

この発明の目的は、上述した従来の問題点に鑑み、種々
の半導体材料から構成される半導体素子に広く適用して
、製造工程における汚染を回避し、かつ低抵抗な電極を
実現することにより、優れた特性を有する半導体素子を
歩留り良く製造することか可能な方法を提供することに
有る。

（課題を解決するための手段） この目的の達成を図るため、この発明の半導体素子の製
造方法によれば、 ゲート電極構成層を被着させ、チャネル不純物領域を形
成した基板のゲート電極形成領域上に、絶縁マスク層を
被着形成する工程と、 少なくとも上述した！縁マスク層をイオン注入マスクと
し、かつ前述したゲート電極構成層を介して、ソース・
ドレイン不純物領域を形成した後、熱処理してチャネル
活性領域及びソース・ドレイン活性領域を形成する工程
と、 上述したゲート電極構成層に電解めっきしてめっきパタ
ーン層を被着した後、前述した絶縁マスク層を除去して
、前述のゲート電極形成領域に第一の開口を形成する工
程と、 上述のめっきパターン金属層上に、上述した第一の開口
に連通して第二の開口を形成するレジストバクーンを形
成する工程と、 少なくとも上述した第一の開口を埋め戻す低抵抗層を電
解めっきで形成する工程と、前述した第二の開口を形成
するレジストバタンと上述のめっきパターン層とを除去
した後、前述した低抵抗層をエツチングマスクとして前
述のゲート電極構成層をパターン金属層し、セルファラ
インでゲート電極を形成する工程とを含むことを特徴と
しでいる。

（作用） この発明に係る半導体素子の製造方法の構成によれば、
ゲート電極構成層が基板の汚染に対する保護膜としで機
能する。また、このゲート電極構成層は基板との間でシ
ョットキ障壁を形成する耐熱性金属で構成される。

ざらに、この発明の方法では上述したように保護膜とし
て機能するゲート電極構成層が、前述した低抵抗層を電
解めっきによっで被着させるための下地としでも作用す
る。詳述すれば、予め、ゲート電極形成領域のゲート電
極構成層を絶縁マスク層で被覆し、この状態で露出した
ゲート電極構成層にのみ選択的に電解めっきを行ない、
めっきパターン金属層が形成される。このめっきパター
ン金属層とレジストパターンとによって、自己整合的（
こ低抵抗層が形成される。然る後、この低抵抗層をエツ
チングマスクとして、ゲート電極構成層と低抵抗層との
２層から成るゲート電極かセルファラインで形成される
。

（実施例） 以下、図面ヲ参照して、この発明の半導体素子の製造方
法の実施例につき説明する。尚、以下の説明で参照する
図面は、この発明の理解が容易となる程度に概略的に示
しであるに過ぎず、この発明は、これら図示例にのみ限
定されるものではない。また、この実施例では、この発
明の方法をＧａＡｓ−ＭＥＳＦＥＴ素子の製造に適用し
た場合につき例示して説明する。

第１図（Ａ）〜（Ｊ）は、第２図（Ａ）〜（Ｄ）と同様
に、各製造工程′＠概略的な基板断面により示す説明図
である。また、これら図中、既に説明した構成成分と同
一の機能を有する構成成分には同一の符号を付して示す
。

まず始めに、基板１１の上側全面に、約５００〜２００
０　（λ）の範囲内の所定の膜厚を以って、例えばＷ−
Ａ’ｌを堆積してゲート電極構成層３３を形成する（第
１図（Ａ））。

続いて、従来と同様、素子領域１３ヲ露出させ他の領域
を覆うレジストパターン１５を形成した後、ｎ型不純物
であるＳｉをイオン注入してチャネル不純物領域１７を
形成する（第１図（Ｂ））。

ここで、上述したチャネル不純物領域１７の形成条件に
つき説明する。

上述の説明からも理解できるように、基板１１の表面に
ゲート電極構成層３３を被着し、当該構成層３３ヲ介し
てイオン注入が行なわれる。これがため、第２図（ハ）
を参照して説明した従来の方法に比して加速エネルギー
を高くし、１００〜４００（にｅＶ）程度の範囲内の所
定の加速エネルギーによって約１０１３（１０１３（の
面密度でチャネル不純物領域１７を形成する。

次に、上述のレジストパターン１５ヲ除去した後、ゲー
ト電極形成領域１９上に相当するゲート電極構成層３３
の表面に約１００００Ｃ人）の膜厚で例えば二酸化ケイ
素（ＳｉＯ□）またはその他任意好適な絶縁材料から成
る絶縁マスク層３５を被着形成する（第１図（Ｃ））。

この絶縁マスク層３５の形成に当っては、ゲート電極構
成層３３の全面にＳｉＯ□を被着した後、ホトリソ技術
及びエツチング技術により行なったり、或いはリフトオ
フ技術によって形成することもできる。

続いて、素子領域１３に対応する領域のみに開口を有す
るレジストパターン２３ヲ形成した後、当該パターン２
３及び絶縁マスク層３５ヲイオン注入用のマスクとしで
用い、一連の矢印ａ８付しで示すＳｉをイオン注入して
ソース・ドレイン領域２５ヲ形成する（第１図ＣＤ））
。

第１図（Ｂ）を参照して既に説明したように、この発明
の方法では、少なくともゲート電極構成層３３ヲ介して
イオン注入を行なう必要が有る。

これがため、ソース・ドレイン不純物領域２５を形成す
るに当り、加速エネルギーが１５０〜４５０（にｅＶ）
程度の範囲内の所定の値、面密度か約５　Ｘ　１０１３
（１０１３（の条件でＳｉを注入した。

次に、上述のレジストパターン２３ヲ除去した後、約８
００（’Ｃ）の温度で約２０分間に亙って熱処理を行な
い、チャネル活性領域２９とソース・ドレイン活性領域
３１とを形成する（第１図（Ｅ））。

上述した説明及び第１図（Ｂ）〜（Ｄ）からも理解でき
るように、この実施例の方法によれば、少なくともチャ
ネル不純物領域１７の形成（第１図（Ｂ）参照）及びソ
ース・ドレイン不純物領域２５の形成（第１図（Ｄ）参
照）に関して、イオン注入用マスクに用いるレジストパ
ターン１５及び２５かゲート電極構成層３３表面（こ形
成される。これがため、第１図（Ｅ）を参照して説明し
た熱処理において、レジスト材のような不純物や洗浄に
係る薬剤の、基板１１に対する拡散を回避することか可
能である。また、このゲート電極構成層３３によつ基板
１１が被覆された状態で熱処理を行なうことにより、基
板を構成する材料の脱離を回避することもできる。

次（こ、上述したゲート電極構成層３３を電解めっきの
電極として用い、ゲート電極形成領域１９を除く当該構
成層３３の表面に、例えばニッケル（Ｎｉ）のような金
属を約５０００〜＋００００Ｃ人）の範囲内の所定の膜
厚でめっきし、第１図（Ｆ）に示すようなめっきパター
ン金属層３７ヲ形成する。

この図からも理解できるように、ゲート電極構成層３３
のうち、ゲート電極形成領域１９（こ相当する部分は絶
縁マスク層３５によって被覆されており、電解めっきで
用いるめっき液が接触できない。また、この絶縁マスク
層３５は絶縁材料で構成されており、当該層３５には電
流が流れず、めっき層か成長しない。従って、ゲート電
極構成層３３表面のうち、ゲート電極形成領域１９を除
く部分にのみ、めっきパターン金属層３７が選択的に被
着形成されることとなる。

次に、例えばフッ酸などを用いて絶縁マスク層３５ヲ除
去し、第一の開口３９を形成する。この説明からも理解
できるように、めっきパターン金属層３７の膜厚を絶縁
マスク層３５の膜厚よつも小さな値としで配設すること
により、絶縁マスク層３５の除去が容易となる。然る後
、上述しためっきパターン金Ｒ層３７上に、レジストパ
ターン４１を形成することにより、第一の開口３９よつ
も広い開口幅を有し、第一の開口３９に連通する第二の
開口４３が形成される（第１図（Ｇ））。

この図からも理解できるように、第一の開口３９１こ比
して第二の開口４３の開口幅を大きく採ることにより、
第一の開口３９による、ゲート電極構成層３３の露出を
確実に維持するのが好適である。

次に、上述した状態のゲート電極構成層３３を電極とし
て、例えば金（Ａｕ）！始めとする低抵抗材料を電解め
っきし、第１図（Ｈ）に示すような低抵抗層４５が形成
される。

上述した説明からも理解できるように、この発明の方法
によれば、めっきパターン金属層３７によつ画成される
第一の開口３９と、レジストパターン４１により画成さ
れる第二の開口４３とにより、上述の低抵抗層４５を自
己整合的に電解めっきで形成することができる。ます、
ゲート電極構成層３３に電流を流して電解めっきを行な
うことにより、第一の開口３９ヲ介してめっき液と接触
するめっきパターン金属層３７と、ゲート電極形成領域
１９に露出するゲート電極構成層３３とに低抵抗層４５
を成長させて第一の開口３９が埋め戻される。この後、
低抵抗層の成長により第二の開口４３が埋め戻される前
に電解めっき処理を停止する。然る後、レジストパター
ン４１及びめっきパターン金属層３７を従来周知の技術
により、夫々除去することによって、第１図（Ｉ）に示
す状態が得られる。

この説明からも理解できるように、第二の開口４３か埋
め戻される前に低抵抗層４５のめっき成長を停止させる
ことにより、レジストパターン４１及びめっきパターン
金属層３７の除去を容易とする構成となっている。

次に、例えば六フッ化硫黄（ＳＦｅ）　ｔエツチングガ
スとしたプラズマエツチング技術（条件の一例として印
加電力が１００（Ｗ）、反応室内の圧力が３（Ｐａ））
により、上述した低抵抗層４５をエツチングマスクとし
て、第１図（Ｉ）に示す状態のゲ上電極構成層３３のみ
を選択的にエツチング除去する。このようにして、低抵
抗層４５及びゲート電極構成層３３の２層から成るゲー
ト電極４７がセルファラインで形成されることとなる（
第１図（Ｊ））。

このような工程を経た後、従来と同様な種少の構成成分
（図示省略）を形成しでＧａＡｓ−ＭＥＳＦＥＴが完成
する。

上述した説明からも理解できるように、この発明の実施
例の方法によれば、第１図（Ｂ）〜第１図（Ｉ）に示す
各工程が、基板１１の表面をゲート電極構成層３３で彼
方した状態として実施することができる。また、この間
に露出状態１こ有ったゲート電極構成層３３は上述した
ゲート電極４７の形成により除去されるため、前述した
汚染による半導体素子に対しての影響を低減し得ること
が理解できる。

以上、この発明の実施例につき詳細に説明したが、この
発明は、この実施例にのみ限定されるものではないこと
明らかである。

例えば、上述した実施例ではＧａＡｓ基板を用いでＭＥ
ＳＦＥＴを作製する場合につき説明した。しかしながら
、この発明は上述の実施例にのみ限定されるものではな
く、シリコン（Ｓｌ）、インジウム−１ノン（ＩｎＰ）
またはその他の半導体材料から成る基板を用いた製造プ
ロセスでも、上述と同様の効果を得ることかできる。特
に、酸化シリコン等の絶縁材料を用いたゲート酸化膜を
配設して電界効果トランジスタを構成するＭＩＳ　（Ｍ
ｅｔａｌ　ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔ
ｏｒ）ＦＥＴであっても、例えば第１図（Ａ）に示す状
態の基板１１とゲート電極構成層３３との門に絶縁膜を
挟設することによって、同様な工程で半導体素子を得る
ことができる。

また、例えば絶縁マスク層とし７：ＳｉＯ□の代わりに
ＳｉＮ　、めっきパターン金属層としてＡｕの代わりに
銀（Ａ９）や白金（Ｐｔ）Ｗ用いる場合など、半導体素
子の設計に応じて、種々の材料を用いることができる。

これら材料、寸法、形状、配百関係、数値的条件及びそ
の他特定の条件は、この発明の目的の範囲内で、設計の
変更及び変形を行ない得ること明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
素子の製造方法によれば、ゲート電極構成層を基板の汚
染に対する保護膜として用いると共に、低抵抗層を電解
めっきによっで被着させるための下地としでも作用する
。また、絶縁マスク層によってゲート電極形成領域のゲ
ート電極構成層を被覆した状態でめっきパターン金属層
とレジストパターンとを形成し、自己整合的に低抵抗層
を形成する。然る後、この低抵抗層をエツチングマスク
として、ゲート電極構成層と低抵抗層との２層から成る
ゲート電極をセルファラインで形成する。

これがため、この発明の方法を種々の半導体材料から構
成される半導体素子に広く適用して、製造工程における
汚染を回避し、かつ低抵抗な電極を具えることによって
、優れた特性を有する半導体素子Ｐ８ｆ′留り良く製造
することができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｊ）は、この発明の詳細な説明するた
め、各製造工程毎に概略的な基板断面により示す説明図
、 第２図（Ａ）〜（Ｄ）は、従来の技術を説明するため、
第１図（Ａ）〜（Ｊ）と同様にしで示す説明図である。 １１°・・・・基板、１３・・・・素子領域＋５．２３
．４１・・・・レジストパターン１７・・・・チャネル
不純物領域 １９・・・・ゲート電極形成領域 ２１．４７・・・・・ゲート電極 ２５・・・・ソース・ドレイン不純物Ｍ域２７・・・・
アニール保護膜、２９・・・・チャネル活性領域３１・
・・・ソース・ドレイン活性領域３３・・・・ゲート電
極構成層、３５・・・・絶縁マスク層３７・・・・めっ
きパターン金属層、３９・・・・第一の開口４３・・・
・第二の開口、４５・・・・低抵抗層ａ・・・・イオン
注入に用いる不純物。 （Ａ） １、基板 ３３：ゲート電極構成層 特 許 出 願 人 沖電気工業株式会社 １９：ゲート電極形成９ＩＡ域 ３５、絶縁マスク層 実施例の説明図 第１図 ゲート電極 実施例の説明図 第１図 第２ 図

Claims (1)

【特許請求の範囲】
1. （１）ゲート電極構成層を被着させ、チャネル不純物領
   域を形成した基板のゲート電極形成領域上に、絶縁マス
   ク層を被着形成する工程と、 少なくとも前記絶縁マスク層をイオン注入 マスクとし、かつ前記ゲート電極構成層を介してソース
   ・ドレイン不純物領域を形成した後、熱処理してチャネ
   ル活性領域及びソース・ドレイン活性領域を形成する工
   程と、 前記ゲート電極構成層に電解めっきしでめっきパターン
   層を被着した後、前記絶縁マスク層を除去して、前記ゲ
   ート電極形成領域に第一の開口を形成する工程と、 前記めっきパターン金属層上に、前記第一の開口に連通
   して第二の開口を形成するレジストパターンを形成する
   工程と、 少なくとも前記第一の開口を埋め戻す低抵抗層を電解め
   っきで形成する工程と、 前記レジストパターンと前記めっきパターン層とを除去
   した後、前記低抵抗層をエッチングマスクとして前記ゲ
   ート電極構成層をパターンニングし、セルファラインで
   ゲート電極を形成する工程と を含むことを特徴とする半導体素子の製造方法。