JPH0770544B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0770544B2 JPH0770544B2 JP61134114A JP13411486A JPH0770544B2 JP H0770544 B2 JPH0770544 B2 JP H0770544B2 JP 61134114 A JP61134114 A JP 61134114A JP 13411486 A JP13411486 A JP 13411486A JP H0770544 B2 JPH0770544 B2 JP H0770544B2
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- JP
- Japan
- Prior art keywords
- etching
- gate electrode
- insulating film
- forming
- gaas
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- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関し、特に高集積度の
GaAs電界効果トランジスタのしきい値電圧のバラツキを
小さく形成する半導体装置の製造方法に関するものであ
る。
GaAs電界効果トランジスタのしきい値電圧のバラツキを
小さく形成する半導体装置の製造方法に関するものであ
る。
従来の技術 GaAsはSiに比べて電子移動度が５〜６倍大きく、高周波
特性に優れた半導体装置を得ることが可能である。特に
GaAsショットキ障壁型電界効果トランジスタ（以下MES
−FET）は超高周波あるいは超高速素子として優れた特
性を有し、MES−FETを用いた集積回路が超高速IC、マイ
クロ波ICとして期待され活発に開発が進められている。
しかしGaAs MES−FETプロセスはSiプロセスに比べて安
定しておらず、また基板自体のバラツキも大きく、これ
がGaAs ICの歩留が低い原因となっている。
特性に優れた半導体装置を得ることが可能である。特に
GaAsショットキ障壁型電界効果トランジスタ（以下MES
−FET）は超高周波あるいは超高速素子として優れた特
性を有し、MES−FETを用いた集積回路が超高速IC、マイ
クロ波ICとして期待され活発に開発が進められている。
しかしGaAs MES−FETプロセスはSiプロセスに比べて安
定しておらず、また基板自体のバラツキも大きく、これ
がGaAs ICの歩留が低い原因となっている。
GaAs ICの歩留向上のためにはプロセスの改良により、
しきい値電圧のバラツキを低減することが不可欠となっ
ている。
しきい値電圧のバラツキを低減することが不可欠となっ
ている。
第２図は、GaAs FETを形成する従来の製造方法を示すも
のである。GaAs基板11にイオン注入法で活性層12および
ソース・ドレイン高濃度層13を形成する（ａ）。その後
GaAs基板11全面にシリコン窒化膜14を形成し（ｂ）、次
にオーミック電極15を形成する（ｃ）。その後、フォト
レジスト16でゲート電極パターン17を形成し（ｄ）、リ
アクティブイオンエッチングでゲート電極パターン17開
口部のシリコン窒化膜14をエッチング除去し、GaAs基板
を露出させゲート電極開口部18を形成する（ｅ）。次に
前記ゲート電極開口部18にゲート電極19を形成しGaAs M
ES−FETを形成する（ｆ）。
のである。GaAs基板11にイオン注入法で活性層12および
ソース・ドレイン高濃度層13を形成する（ａ）。その後
GaAs基板11全面にシリコン窒化膜14を形成し（ｂ）、次
にオーミック電極15を形成する（ｃ）。その後、フォト
レジスト16でゲート電極パターン17を形成し（ｄ）、リ
アクティブイオンエッチングでゲート電極パターン17開
口部のシリコン窒化膜14をエッチング除去し、GaAs基板
を露出させゲート電極開口部18を形成する（ｅ）。次に
前記ゲート電極開口部18にゲート電極19を形成しGaAs M
ES−FETを形成する（ｆ）。
発明が解決しようとする問題点 第２図で説明したようなGaAs MES−FETの製造方法は、
ゲート電極開口部形成のためのシリコン窒化膜のエッチ
ングに異方性を得るためにエッチングガス圧力を低く例
えば10Pa程度としスパッタ性を有するリアクティブイオ
ンエッチングを用いている。しかし、リアクティブイオ
ンエッチングのバラツキや絶縁膜の膜厚や膜質がばらつ
いた場合、基板露出までのエッチング時間が異なりオー
バーエッチングされる部分が起こる。したがって第３図
に示すようにGaAs基板11がリアクティブイオンエッチン
グによりわずかではあるがエッチングされ、その結果例
えば活性層が薄いノーマリオフ型GaAs FETではわずかな
エッチングがしきい値電圧に大きな影響を与えこれがバ
ラツキの原因となり高集積化したGaAs ICでは歩留低下
の原因となっている。
ゲート電極開口部形成のためのシリコン窒化膜のエッチ
ングに異方性を得るためにエッチングガス圧力を低く例
えば10Pa程度としスパッタ性を有するリアクティブイオ
ンエッチングを用いている。しかし、リアクティブイオ
ンエッチングのバラツキや絶縁膜の膜厚や膜質がばらつ
いた場合、基板露出までのエッチング時間が異なりオー
バーエッチングされる部分が起こる。したがって第３図
に示すようにGaAs基板11がリアクティブイオンエッチン
グによりわずかではあるがエッチングされ、その結果例
えば活性層が薄いノーマリオフ型GaAs FETではわずかな
エッチングがしきい値電圧に大きな影響を与えこれがバ
ラツキの原因となり高集積化したGaAs ICでは歩留低下
の原因となっている。
問題点を解決するための手段 前記問題点を解決するために本発明は、半導体基板に活
性層を形成する工程，前記半導体基板全面に絶縁膜を形
成する工程，オーミック電極を形成する工程，レジスト
によりゲート電極パターンを形成する工程，前記絶縁膜
をリアクティブイオンエッチング装置でエッチングガス
圧力を低くしエッチングし、前記ゲート電極開口部に前
記絶縁膜を残存させる工程，エッチングガス圧力を高く
リアクティブイオンエッチングし前記ゲート電極開口部
に残存する絶縁膜をエッチングし前記半導体基板を露出
させる工程，前記半導体基板の露出したゲート電極開口
部にゲート電極を形成する工程からなるものである。
性層を形成する工程，前記半導体基板全面に絶縁膜を形
成する工程，オーミック電極を形成する工程，レジスト
によりゲート電極パターンを形成する工程，前記絶縁膜
をリアクティブイオンエッチング装置でエッチングガス
圧力を低くしエッチングし、前記ゲート電極開口部に前
記絶縁膜を残存させる工程，エッチングガス圧力を高く
リアクティブイオンエッチングし前記ゲート電極開口部
に残存する絶縁膜をエッチングし前記半導体基板を露出
させる工程，前記半導体基板の露出したゲート電極開口
部にゲート電極を形成する工程からなるものである。
作用 本発明は上記した構成により、GaAs MES−FETのしきい
値電圧のバラツキを低減し、GaAs MES−FETを用いたGaA
s ICの歩留を向上することが可能となる。
値電圧のバラツキを低減し、GaAs MES−FETを用いたGaA
s ICの歩留を向上することが可能となる。
実施例 本発明の半導体装置の製造方法の一実施例を第１図に示
す。第１図において１はGaAs等の半導体基板、２は活性
層、３はソース・ドレイン高濃度層、４は絶縁膜、５は
オーミック電極、６はフォトレジスト、７はゲート電極
形成パターン、８は、エッチング凹部、９はゲート電極
開口部、10はゲート電極である。半導体基板１例えばGa
As基板にイオン注入法で活性層２およびソース・ドレイ
ン高濃度層３を形成する（ａ）。この時注入条件は活性
層２がSiイオンを30kevで５×1012cm-2注入し、ソース
・ドレイン高濃度層３はSiイオンを50kevで５×1013cm
-2注入する。その後820℃で20分間アルシン雰囲気中で
キャップレスアニールする。その後GaAs基板１全面に絶
縁膜４例えばシリコン窒化膜をプラズマCVD法で4000Å
形成する（ｂ）。次にリフトオフ法でオーミック電極５
例えばAuGa/Ni/Auを1300/400/1000Å形成する（ｃ）。
次にフォトレジスト６でゲート電極パターン７を形成す
る（ｄ）。その後、CF4ガスを用いガス圧力10Paでリア
クティブイオンエッチングしシリコン窒化膜４をGaAs基
板１が露出しない程度約3000Åぐらいエッチングして凹
部８を形成する（ｅ）。その後、凹部８の残こったシリ
コン窒化膜４をCF4ガス圧力を30Paとしてリアクティブ
イオンエッチングにより除去し、GaAs基板１を露出させ
ゲート電極開口部９を形成する（ｆ）。その後ゲート金
属板例えばTi/Pt/Auを1000/500/3000Å蒸着しリフトオ
フによりゲート電極10を形成しGaAs MES−FETを形成す
る。
す。第１図において１はGaAs等の半導体基板、２は活性
層、３はソース・ドレイン高濃度層、４は絶縁膜、５は
オーミック電極、６はフォトレジスト、７はゲート電極
形成パターン、８は、エッチング凹部、９はゲート電極
開口部、10はゲート電極である。半導体基板１例えばGa
As基板にイオン注入法で活性層２およびソース・ドレイ
ン高濃度層３を形成する（ａ）。この時注入条件は活性
層２がSiイオンを30kevで５×1012cm-2注入し、ソース
・ドレイン高濃度層３はSiイオンを50kevで５×1013cm
-2注入する。その後820℃で20分間アルシン雰囲気中で
キャップレスアニールする。その後GaAs基板１全面に絶
縁膜４例えばシリコン窒化膜をプラズマCVD法で4000Å
形成する（ｂ）。次にリフトオフ法でオーミック電極５
例えばAuGa/Ni/Auを1300/400/1000Å形成する（ｃ）。
次にフォトレジスト６でゲート電極パターン７を形成す
る（ｄ）。その後、CF4ガスを用いガス圧力10Paでリア
クティブイオンエッチングしシリコン窒化膜４をGaAs基
板１が露出しない程度約3000Åぐらいエッチングして凹
部８を形成する（ｅ）。その後、凹部８の残こったシリ
コン窒化膜４をCF4ガス圧力を30Paとしてリアクティブ
イオンエッチングにより除去し、GaAs基板１を露出させ
ゲート電極開口部９を形成する（ｆ）。その後ゲート金
属板例えばTi/Pt/Auを1000/500/3000Å蒸着しリフトオ
フによりゲート電極10を形成しGaAs MES−FETを形成す
る。
本発明の実施例では、ゲート電極開口部の形成にリアク
ティブイオンエッチングを用い、シリコン窒化膜の凹部
８形成には、エッチングガス（CF4）圧力を10Paとしス
パッタ性を強めたエッチングを行い、その後の基板露出
までのエッチングはエッチングガス圧力を30Paとしスパ
ッタ性を弱め基板のエッチングを抑制し、エッチングの
バラツキによるしきい値電圧のバラツキをおさえてい
る。第４図はCF4ガス圧力を変化させた時のシリコン窒
化膜およびGaAsのエッチングレートを示したものであ
る。これよりCF4ガス圧力が10Pa以下ではGaAsのエッチ
ングレートは大きいが25Pa以上ではほとんどエッチング
されないことがわかる。
ティブイオンエッチングを用い、シリコン窒化膜の凹部
８形成には、エッチングガス（CF4）圧力を10Paとしス
パッタ性を強めたエッチングを行い、その後の基板露出
までのエッチングはエッチングガス圧力を30Paとしスパ
ッタ性を弱め基板のエッチングを抑制し、エッチングの
バラツキによるしきい値電圧のバラツキをおさえてい
る。第４図はCF4ガス圧力を変化させた時のシリコン窒
化膜およびGaAsのエッチングレートを示したものであ
る。これよりCF4ガス圧力が10Pa以下ではGaAsのエッチ
ングレートは大きいが25Pa以上ではほとんどエッチング
されないことがわかる。
なお、本実施例では絶縁膜にシリコン窒化膜を用いた
が、これはシリコン酸化膜等のいかなる絶縁膜でもよ
い。またオーミック，ゲート金属も本実施例に限らず他
の金属でもよい。また本実施例ではGaAs基板を用いたが
他の半導体基板であってもよい。
が、これはシリコン酸化膜等のいかなる絶縁膜でもよ
い。またオーミック，ゲート金属も本実施例に限らず他
の金属でもよい。また本実施例ではGaAs基板を用いたが
他の半導体基板であってもよい。
発明の効果 本発明の半導体装置の製造方法は、サイドエッチングが
なくかつ半導体基板のエッチングもなく電極開口部が形
成できるため、FETのしきい値電圧のバラツキを低減
し、その結果GaAs ICの歩留を向上させることができ
る。
なくかつ半導体基板のエッチングもなく電極開口部が形
成できるため、FETのしきい値電圧のバラツキを低減
し、その結果GaAs ICの歩留を向上させることができ
る。
第１図ａ〜ｇは本発明の一実施例の半導体装置の製造方
法の製造工程断面図、第２図ａ〜ｆは従来の製造工程断
面図、第３図は従来の方法における工程途中の断面図、
第４図はエッチングガス圧とエッチングレートの関係を
示すグラフである。 １……半導体基板、２……活性層、３……ソース・ドレ
イン高濃度層、４……絶縁膜、５……オーミック電極、
６……フォトレジスト、７……ゲート電極形成パター
ン、８……絶縁膜凹部、９……ゲート電極開口部、10…
…ゲート電極。
法の製造工程断面図、第２図ａ〜ｆは従来の製造工程断
面図、第３図は従来の方法における工程途中の断面図、
第４図はエッチングガス圧とエッチングレートの関係を
示すグラフである。 １……半導体基板、２……活性層、３……ソース・ドレ
イン高濃度層、４……絶縁膜、５……オーミック電極、
６……フォトレジスト、７……ゲート電極形成パター
ン、８……絶縁膜凹部、９……ゲート電極開口部、10…
…ゲート電極。
Claims (2)
- 【請求項１】半導体基板に活性層を形成する工程，前記
半導体基板全面に絶縁膜を形成する工程，オーミック電
極を形成する工程，レジストによりゲート電極形成パタ
ーンを形成する工程，前記絶縁膜をリアクティブイオン
エッチング装置でエッチングガス圧力を低くしエッチン
グし、前記ゲート電極開口部に前記絶縁膜を残存させる
工程，エッチングガス圧力を高くリアクティブイオンエ
ッチングし前記ゲート電極開口部に残存する絶縁膜をエ
ッチングし前記半導体基板を露出させる工程，前記半導
体基板の露出したゲート電極開口部にゲート電極を形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項２】ゲート電極開口部に絶縁膜を残存させるリ
アクティブエッチングにおけるエッチングガス圧力を10
Pa以下とし、半導体基板を露出させるリアクティブイオ
ンエッチングにおけるエッチングガス圧力を25Pa以上と
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134114A JPH0770544B2 (ja) | 1986-06-10 | 1986-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134114A JPH0770544B2 (ja) | 1986-06-10 | 1986-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291070A JPS62291070A (ja) | 1987-12-17 |
| JPH0770544B2 true JPH0770544B2 (ja) | 1995-07-31 |
Family
ID=15120787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134114A Expired - Lifetime JPH0770544B2 (ja) | 1986-06-10 | 1986-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770544B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63248179A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置 |
| US7302376B2 (en) | 2002-08-15 | 2007-11-27 | International Business Machines Corporation | Device modeling for proximity effects |
-
1986
- 1986-06-10 JP JP61134114A patent/JPH0770544B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62291070A (ja) | 1987-12-17 |
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