JPH04230119A - 三状態出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は従来より少数の素子によ
り構成した三状態出力回路に関する。

【０００２】

【従来の技術】従来の三状態出力回路（トライステート
回路と通称されている）は制御信号により出力端子の状
態を３つに制御していたので有効に使用できるが、回路
を構成する素子の数が多く、また動作時に雑音を発する
ことがあった。そのため少数の素子で構成され、低雑音
で動作する有効な回路を開発することが要望された。

【０００３】トライステート回路は原理的に図３に示す
構成となっている。図３において、１は信号入力端子、
２は信号出力端子、３は制御信号Ｃの端子、４はインバ
ータ、５はナンド回路、６はノア回路、７，８は出力回
路の素子（図では電界効果トランジスタ）を示す。制御
信号端子３から“１”，または“０”のレベルの信号を
ナンド回路５とノア回路６とに印加し、素子７，８の中
間接続点である信号出力端子２の状態を変えている。

【０００４】即ち、制御信号Ｃの端子３のレベルを“１
”として、信号入力端子１のレベルを“１”とすると、
信号出力端子２のレベルは“１”となる。それは素子７
がオン、素子８がオフであるから、素子７に対する電源
のレベルが信号出力端子２に現れるからである。このと
き信号入力端子１のレベルを“０”とすると、素子７，
８の状態が逆転して信号出力端子２のレベルは“０”と
なる。

【０００５】制御信号Ｃの端子３のレベルを“０”とし
たときは、信号入力端子１のレベルの“１”“０”に関
係なく、信号出力端子２のレベルは高インピーダンス状
態とある。それは素子７，素子８が共にオフを続けるか
らである。

【０００６】

【発明が解決しようとする課題】三状態出力回路を構成
要素として組込んだ集積回路を、ＣＭＯＳゲートアレイ
で製造するとき、素子数を削減することが必要となり、
図３に示す構成ではトランジスタを出力回路以外で１０
個も使用していることが欠点である。

【０００７】出力回路のトランジスタは負荷を駆動する
能力を保証するため、電流容量の大きい素子が必要であ
り、集積回路に組立てるとき問題となる。トランジスタ
素子が大型となれば、素子がオンからオフに、オフから
オンへスイッチングするとき「リンギング」雑音や「同
時スイッチング」雑音が発生する欠点が生じた。リンギ
ング雑音とは、大規模集積回路の内部及び外部との配線
におけるＬＣＲ成分のため、信号出力端子の波形が過渡
的に振動するため発生する雑音をいう。また同時スイッ
チング雑音とは、出力回路の一方の素子がオンからオフ
するとき、他方がオンとなり両者が同時にオンという状
態が極めて短時間であっても発生することがあり、接地
へのＬ成分を主とする共通インピーダンスに過渡的に電
流が流れ、主として電源端子に発する雑音をいう。

【０００８】本発明の目的は前述の欠点を改善し、素子
削減を行った回路構成としても動作機能を損なわずに、
且つ雑音発生が少なくて集積化することに好適な三状態
出力回路を提供することにある。

【０００９】

【課題を解決するための手段】第１図は本発明の原理構
成を示す図である。第１図において、１は信号の入力端
子、２は信号の出力端子、３は制御信号の印加端子、７
，８は出力回路の一方の素子と他方の素子、９は出力回
路、１０は切換制御回路、１１は第１経路、１２は第２
経路、１３は遅延素子、１４は素子８に対する制御素子
を示す。入力端子１からの信号を制御信号端子３からの
信号により制御される切換制御回路１０を介して出力回
路９に伝送し、出力回路９の出力端子２に“１”，“０
”，“高インピーダンス”の三状態を得る三状態出力回
路において、本発明は下記の構成とする。即ち、前記切
換制御回路１０として、入力端子１から出力回路９の一
方の素子７までの第１経路１１と、入力端子１から出力
回路９の他方の素子８までの第２経路１２とを具備し、
第２経路１２中には伝送信号に対する遅延素子１３と、
出力回路９の他方の素子８に対し並列接続された制御素
子１４とを挿入することで構成する。

【００１０】

【作用】入力端子１からの信号が切換制御回路１０を介
して素子７，８で構成する出力回路９に印加される。こ
のとき切換制御回路１０は第１経路１１、第２経路１２
とで構成され、第２経路１２には信号に対し遅延を与え
る遅延素子１３が挿入されているため、素子７，８に対
する入力端子１からの信号の印加は、素子７の方が素子
８より早い。そのため素子の状態が変化するとき、素子
７の状態が変化途中ではなく状態が定まった直後に、制
御素子１４によって状態の定まる素子８の状態変化がな
される。したがって入力端子１の信号と制御信号の印加
端子３からの信号とに応じて信号の出力端子２の三状態
は雑音が少なく、好適な状態で出力させることが出来る
。第１，第２経路を構成する素子が最小数であれば、回
路全体で所要の素子数も少なくて構成できる。

【００１１】

【実施例】第２図は本発明の実施例として第１図中１１
，１２の部分の構成を具体的に示す回路図である。第２
図における各部分は符号付けをして、各符号に対応する
信号の状態を次表に示す。即ち、Ｐ１が７と対応するＰ
チャネル電界効果トランジスタ、Ｐ２，Ｐ３は制御信号
端子３により制御されるＰチャネル電界効果トランジス
タ、Ｎ１は８と対応するＮチャネル電界効果トランジス
タ、Ｎ２，Ｎ３は制御信号端子３により制御されるＮチ
ャネル電界効果トランジスタで、特にＮ３は素子８に対
する制御素子となるもの、Ｐは１２と対応するＰチャネ
ル電界効果トランジスタで動作特性が他のトランジスタ
に比してやや劣り、遅延素子となるもの、Ｐ４，Ｎ４は
インバータを構成する電界効果トランジスタを示す。 またＸＣは信号Ｃを反転させたものを示す。

【００１２】

【表１】 表１においてｘは“１”，“０”の何れでも良いことを
示し、高Ｚは高インピーダンス状態であることを示す。 また０，１は全て論理“０”，“１”を示す。

【００１３】例えば入力端子１に“０”が、制御信号端
子３に“１”が印加されたとき、トランジスタＰ４，Ｎ
４によりインバートされた制御信号は、トランジスタＰ
３の制御をＰ２と逆に行うため、トランジスタＰ２がオ
フ、トランジスタＮ２，Ｐ３がオンとなる。出力端子に
おける一方の素子７と、他方の素子８に対する接続線の
入口点ａとｂは共に“０”となる。そのときトランジス
タＰはオン、トランジスタＮ３はオフとされているから
、素子７はオン、素子８はオフトなり、出力端子２は“
１”は“１”レベルとなる。このときトランジスタＰが
動作して素子８の状態が定まるから、素子８の状態は素
子７より遅く定まる。

【００１４】入力端子１に“１”が、制御信号端子３に
“０”が印加されたとき、素子７はオフ、素子７がオン
からオフとなった時点以後に、素子８がオフからオンと
なるため、素子７，素子８が共にオンとなるタイミング
が起こらない。更に入力端子に“１”または“０”を、
制御信号端子３に“０”を印加したとき、直前に素子７
がオンであればオフに変化するが素子８はオフを継続す
る。或いは直前に素子８がオンであったときは、素子８
がオフに変化するとき素子７はオフを継続する。そのた
めこれら変化時においても素子７、素子８が共にオンと
なるタイミングが起こらない。

【００１５】ここでトランジスタＰとしては他のトラン
ジスタと比較して、通過可能な電流容量の小さいもの、
所謂「小型」なものであれば、伝送時間に遅延特性を与
えることが出来る。またトランジスタＮ３についての条
件について説明する。制御端子３における“１”から“
０”への変化に対しトランジスタＮ３の変化時間は、ト
ランジスタＰ２の変化時間より早くできることが望まし
い。

【００１６】本発明の実施例として示す図２では、出力
回路を除くトランジスタの使用数が７に減少している。 そしてトランジスタＰ２，Ｎ２は制御信号端子３に印加
された信号により電源からの電流流路を単に切換えるの
みであるから、動作特性としてスイッチングが的確にで
きることのみで良い。

【００１７】

【発明の効果】このようにして本発明によると、三状態
出力回路の特に出力回路について、入力信号・制御信号
を変化させたとき起こる出力回路の素子の状態変化が、
貫通電流を発生させず、スイッチング雑音を有効に低減
化できる。またリンギング雑音は減少している。そして
三状態出力回路を構成する素子数が少数化でき、構成素
子の特性として必ずしも優れたものでなくて良いから、
小型化することができて集積回路を形成するときに有効
である。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】本発明の実施例の構成を示す図である。

【図３】従来の三状態出力回路の構成を示す図てある。

【符号の説明】

１−信号の入力端子 ２−信号の出力端子 ３−制御信号の印加端子 ７，８−出力回路の一方の素子と他方の素子９−出力回
路 １０−切換制御回路 １１−第１経路 １２−第２経路 １３−遅延素子 １４−素子８に対する制御素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力端子（１）からの信号を制御信号
   端子（３）からの信号により制御される切換制御回路（
   １０）を介して出力回路（９）に伝送し、出力回路（９
   ）の出力端子（２）に“１”，“０”，“高インピーダ
   ンス”の三状態を得る三状態出力回路において、前記切
   換制御回路（１０）として、入力端子（１）から出力回
   路（９）の一方の素子（７）　までの第１経路（１１）
   と、入力端子（１）から出力回路（９）の他方の素子（
   ８）までの第２経路（１２）とを具備し、第２経路（１
   ２）中には伝送信号に対する遅延素子（１３）と、出力
   回路（９）　の他方の素子（８）　に対し並列接続され
   た制御素子（１４）とを挿入することを特徴とする三状
   態出力回路。
2. 【請求項２】　　請求項１記載の遅延素子（１３）と制
   御素子（１４）とはそれぞれ制御信号端子（３）　から
   の信号により制御されるトランジスタ素子で構成し、遅
   延素子を構成するトランジスタ素子の動作特性は信号入
   力端子（１）　と接続される素子と比較して劣ることを
   特徴とする三状態出力回路。