JPH04230136A - 位相ジッタを低減するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも１つのディ
ジタルデータ信号のために位相ジッタを低減するための
装置に関する。

【０００２】

【従来の技術】この種の形式の装置（デジッタライザ）
は、例えば情報伝送系においてディジタル信号中に含ま
れる位相ジッタを抑圧または低減するために必要とされ
る。

【０００３】

【発明が解決しようとする課題】したがって本発明の目
的は、ディジタル信号中の位相ジッタを効果的に低減す
ることのできる、冒頭で述べた形式の装置を提供するこ
とにある。

【０００４】

【課題を解決するための手段】この課題は、記憶ユニッ
トがメモリと、ディジタルデータ信号を書き込むための
書き込みユニットと、さらにディジタルデータ信号を読
み出すための読み出しユニットとを有しており、前記書
き込みユニットは、装置の入力側に配置され”ジッタの
ある”第１のクロックパルスのタイミングに合わせられ
ている第１のカウンタを有するようにし、さらに前記読
み出しユニットは、装置の出力側に配置され前記第１の
クロックパルスよりもジッタが少なくかつ第１のカウン
タに対して相対的に遅延されている第２のクロックパル
スのタイミングに合わせられた第２のカウンタを有する
ようにしたことにより解決される。

【０００５】第１のカウンタは、書き込みユニットを介
してメモリへ供給される、ジッタのあるディジタルデー
タ信号の書き込みを制御する。ジッタの低減された第２
のクロックパルスは、例えば別個のクロックパルス発生
器から得るようにするか、あるいは位相制御ループを用
いることによりジッタのある第１のクロックパルスから
再生される。この目的で必要とされる位相制御ループは
多くの費用をかけずに実現することができる。何故なら
ば高価な分周器は必要とされないからである。読み出し
動作は、書き込みに対して読み出しが遅延して行なわれ
るように、装置において出力側に配置された第２のカウ
ンタにより制御される。結果として生じたジッタを保留
することによって、ジッタの低減されたデータ信号を読
み出しユニットから読み出すことができるようになる。

【０００６】本発明の１つの実施形態では、書き込みユ
ニットと読み出しユニットの間の遅延時間を制御する同
期化装置が設けられている。この目的でこの同期化装置
は、書き込みユニットと読み出しユニットならびに第２
のカウンタと接続されており、この同期化装置により書
き込み動作と読み出し動作との間の遅延時間を予め設定
することができる。したがって遅延時間および固有のジ
ッタの保留をディジタルデータ信号に簡単に適合させる
ことができる。

【０００７】さらに本発明の別の実施形態にはスタート
ユニットが設けられており、このユニットを用いること
によりカウンタを遮断することができ、さらにカウンタ
を遅延時間に従って予め設定することができる。この目
的で、スタートユニットは第１のカウンタおよび第２の
カウンタと接続されている。このスタートユニットは、
装置が投入された場合、新たなディジタルデータ信号が
加えられた場合、あるいはこのようなデータ信号が欠落
した後で、カウンタを遮断させることができる。したが
ってカウンタは遮断され、最後には所望の遅延時間に相
応する値に設定される。これにより、例えば装置が投入
された際に迅速な同期化が実現される。

【０００８】本発明の１つの実施形態では、第１のクロ
ックパルスは第２のクロックパルスと一致する。この形
式の動作は位相ジッタを低減するための装置を遮断する
ことに相応する。つまりディジタルデータ信号のジッタ
の低減は行なわれず、所定の遅延だけが行なわれる。し
たがって位相ジッタの低減を行なうべきでない用途のた
めの別個の接点遮断装置を省略することができる。さら
に例えばこの位相ジッタ低減装置を集積化することによ
り、最小の回路素子および最小のコストが得られる。つ
まり所要の接続部の個数は最小になる。

【０００９】本発明の１つの実施形態の場合、書き込み
ユニットおよび読み出しユニットはマルチプレクサとし
て構成されている。これによりそれぞれ書き込みユニッ
トおよび読み出しユニットへの、あるいはメモリへの第
１および第２のカウンタの簡単な適合が達成される。

【００１０】次に、図面に示された実施例を参照しなが
ら本発明を詳細に説明する。

【００１１】

【実施例の説明】図面には、ディジタルデータ信号中の
位相ジッタを低減するための装置が示されている。

【００１２】図面に示されている位相ジッタ低減装置は
、メモリ１を含む記憶ユニット１３を有しており、低減
装置内のこのメモリのそれぞれ入力側および出力側には
書き込みユニット２と読み出しユニット３とが設けられ
ている。ジッタを有する第１のディジタルデータ信号７
（入力信号）は書き込みユニット２に加えられ、他方、
読み出しユニット３から、第１のデータ信号に比べてジ
ッタの少ない第２のディジタルデータ信号９（出力信号
）が読み出される。書き込みユニット２には第１のカウ
ンタ４が前置接続されており、読み出しユニット３の後
方には第２のカウンタ５が設けられている。第１のカウ
ンタ４は第１のクロックパルス６のタイミングに合わせ
られており、他方、クロックパルス発生器１２により発
生された第２のクロックパルス８が第２のカウンタ５へ
加えられている。書き込みユニット２および読み出しユ
ニット３ならびに第２にカウンタ５は、同期化装置１１
により同期化されている。さらに、第１のクロックパル
ス６および第２のクロックパルス８の加えられるスター
トユニット１０が設けられており、このユニットの出力
信号によって第１のカウンタ４および第２のカウンタ５
がそれぞれ駆動される。

【００１３】図示されている実施例の場合、第１のカウ
ンタ４および第２のカウンタ５は３ビットのカウンタに
より構成されており、書き込みユニット２ならびに読み
出しユニット３は、それぞれ３ビットから８ビットへの
マルチプレクサにより構成されている。書き込みユニッ
ト２の出力側により、８ビットのメモリとして形成され
たメモリ１の８つの記憶セルの入力側が周期的にクリア
され、他方、ディジタルデータ信号７の複数個のデータ
ビットがメモリ１の記憶セル内に書き込まれる。メモリ
１のための出力側のロジックは、これと対比できる構成
を有する。この構成において、第２のカウンタ５は３ビ
ットから８ビットへのマルチプレクサ３を介して、メモ
リ１の記憶セルのクリア動作を制御する。読み出しユニ
ット３の出力側が記憶セルの出力側を周期的にクリアし
、これにより第２のデータ信号９のデータビットが読み
出される。書き込みユニット２、読み出しユニット３な
らびに第２のカウンタ５と接続された同期化装置１１は
、書き込みユニット２と読み出しユニット３との間の遅
延時間を生じさせかつ制御する。これによりメモリ１の
１つの記憶セルが読み出しユニット３と書き込みユニッ
ト２とにより同時にアクセスされるのが回避される。 これにより、データ信号入力側７とデータ信号出力側９
との間でジッタが保留される。例えばメモリ１の１つの
記憶セルが書き込みユニット２と読み出しユニット３と
により同時にアクセスされた場合、同期化装置１１は例
えば予め設定可能な回数のクロック周期の間、読み出し
ユニット３を駆動する第２のカウンタを停止させる。こ
れによりデータ信号７が書き込まれてから例えば４回の
クロック周期の間、読み出しユニット３が出力信号９を
読み出すようになり、その結果、十分なジッタの保留が
行われる。それぞれ第１のカウンタ４および第２のカウ
ンタ４と接続されたスタートユニット１０は、低減装置
が投入された場合、新たなディジタルデータ信号７が加
えられた場合、あるいはこのようなデータ信号が欠落し
た後、カウンタを遮断することができ、その結果、迅速
な同期化が達成される。カウンタ４および５は最初は遮
断されており、最後には所望の遅延時間に相応する値に
設定される。このようにして、第１のクロックパルス６
と第２のクロックパルス８とが装置に対して利用可能で
ある間、第１のカウンタ４はカウント０００で維持され
ている。カウンタの遮断が解除される前には、読み出し
ユニット３を駆動する第２のカウンタ５はカウント１０
０（＝４）に設定されている。つまりメモリ１の記憶セ
ルにおいて書き込みクロックパルスと読み出しクロック
パルスとの最大の差が形成されている。図示されている
実施例の場合、第２のクロックパルス８はクロックパル
ス発生器１２により供給されており、このクロックパル
ス発生器の周波数は第１のクロックパルスと同期してい
る。このような標準クロックパルスの供給は位相制御ル
ープを用いずに直接行なうことができる。また、位相制
御ループを用いることにより、ジッタの低減された第２
のクロックパルスを、ジッタを有する第１のクロックパ
ルス６から再生することも可能である。この種の位相制
御ループは、高価な構成素子を必要としないので、多く
の費用をかけずに実現することができる。

【００１４】図示されている位相ジッタ低減装置を並列
のデータ流のために、例えば２つの別個のデータ流から
の３重のデータ流のために、簡単に拡張することができ
る。この場合は、さらに第２の記憶ユニットが必要とさ
れるだけである。そのほかの回路素子、詳細には書き込
みユニットと読み出しユニット、同期化装置、ならびに
スタートユニットは、１つずつ用いられるだけである。 第１のクロックパルスが第２のクロックパルスと一致し
ている場合、この装置は単に遮断されるだけである。こ
の場合、ディジタルデータ信号のジッタの低減は行なわ
れず、所定の遅延時間が生じるだけである。したがって
このような用途のために、別個の接点遮断装置を設ける
必要はない。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【符号の説明】

１　　メモリ ２　　書き込みユニット ３　　読み出しユニット ４　　第１のカウンタ ５　　第２のカウンタ ６　　第１のクロックパルス ７　　入力信号 ８　　第２のクロックパルス ９　　出力信号 １０　　スタートユニット １１　　同期化装置 １２　　クロックパルス発生器

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　少なくとも１つのディジタルデータ信
   号のための、位相ジッタを低減するための装置において
   、記憶ユニット（１３）が設けられており、該記憶ユニ
   ット（１３）は、メモリ（１）と、ディジタルデータ信
   号を書き込むための書き込みユニット（２）と、さらに
   ディジタルデータ信号を読み出すための読み出しユニッ
   ト（３）とを有しており、前記書き込みユニット（２）
   は、この装置において入力側に配置され”ジッタを有す
   る”第１のクロックパルス（６）のタイミングに合わせ
   られた第１のカウンタ（４）を有するようにし、さらに
   前記読み出しユニット（３）は、装置の出力側に配置さ
   れ前記第１のクロックパルス（６）よりもジッタが少な
   くかつ第１のカウンタに対して相対的に遅延されている
   第２のクロックパルス（８）のタイミングに合わせられ
   た第２のカウンタ（５）を有するようにしたことを特徴
   とする、位相ジッタを低減するための装置。
2. 【請求項２】　　前記書き込みユニット（２）と前記読
   み出しユニット（３）との間の遅延時間を制御するため
   に同期化装置（１１）が設けられている請求項１記載の
   装置。
3. 【請求項３】　　スタートユニット（１０）が設けられ
   ており、該ユニットにより、前記カウンタ（４，５）を
   遮断し遅延時間に応じて予め設定できるようにした請求
   項１または２記載の装置。
4. 【請求項４】　　第１のクロックパルス（６）が第２の
   クロックパルス（８）と一致するようにした請求項１〜
   ３のいずれか１項記載の装置。
5. 【請求項５】　　書き込みユニット（２）と読み出しユ
   ニット（３）とをマルチプレクサとして構成するように
   した請求項１〜４のいずれか１項記載の装置。