JPH0423172A - クロック調整用データの作成方式 - Google Patents
クロック調整用データの作成方式Info
- Publication number
- JPH0423172A JPH0423172A JP2128876A JP12887690A JPH0423172A JP H0423172 A JPH0423172 A JP H0423172A JP 2128876 A JP2128876 A JP 2128876A JP 12887690 A JP12887690 A JP 12887690A JP H0423172 A JPH0423172 A JP H0423172A
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- JP
- Japan
- Prior art keywords
- route
- clock
- specified
- clocks
- clock delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分動
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
発明の効果
［概要］
論理回路のクロック調整に必要なデータを作成する方式
に関し、 クロック調整の対象となる経路を短時間で特定でき、し
かも、その経路のクロック遅延量を高精度に求めること
が可能となる方式の提供を目的とし、 クロックが分配される回路部分を対象の論理回路から抽
出する手段と、抽出された回路部分でクロック調整が行
われるべき経路を特定する手段と、特定された経路のク
ロック遅延量を算出する手段と、特定された経路及び算
出されたクロック遅延量を出力する手段と、を有する。
に関し、 クロック調整の対象となる経路を短時間で特定でき、し
かも、その経路のクロック遅延量を高精度に求めること
が可能となる方式の提供を目的とし、 クロックが分配される回路部分を対象の論理回路から抽
出する手段と、抽出された回路部分でクロック調整が行
われるべき経路を特定する手段と、特定された経路のク
ロック遅延量を算出する手段と、特定された経路及び算
出されたクロック遅延量を出力する手段と、を有する。
［産業上の利用分野］
本発明は、論理回路の調整に必要なデータを作成する方
式に関する。
式に関する。
大型計算機ではその処理速度の向上と共にこの処理速度
を保証することが要求さ札 したがって、内部論理回路
のクロックを設計通りに調整することが必要となる。
を保証することが要求さ札 したがって、内部論理回路
のクロックを設計通りに調整することが必要となる。
［従来の技術］
論理回路においてクロック調整を行うべき経路はその回
路の設計者により特定されており、特定された経路の遅
延時間も計算されてい九そして、特定された経路、算出
されたクロック遅延時間が端末から入力されており、こ
れらの入力データがクロック調整用のデータとして利用
されてい瓢 ［発明が解決しようとする課題］ しかしながら、計算機の大規模化にともなってクロ、り
調整の対象となる経路の数が飛躍的に増大したので、論
理回路の設計者が全ての経路を誤りな（特定することが
難しく、その作菜に膨大な期間が費やされる。
路の設計者により特定されており、特定された経路の遅
延時間も計算されてい九そして、特定された経路、算出
されたクロック遅延時間が端末から入力されており、こ
れらの入力データがクロック調整用のデータとして利用
されてい瓢 ［発明が解決しようとする課題］ しかしながら、計算機の大規模化にともなってクロ、り
調整の対象となる経路の数が飛躍的に増大したので、論
理回路の設計者が全ての経路を誤りな（特定することが
難しく、その作菜に膨大な期間が費やされる。
また、クロック調整経路の遅延時間が論理回路の設計者
により計算されていたので、十分な精度でクロック遅延
時間を求めることも困難となる。
により計算されていたので、十分な精度でクロック遅延
時間を求めることも困難となる。
本発明は上記従来の事情に鑑みて為されたものであり、
その目的は、クロック調整の対象となる経路を短時間で
特定でき、しかも、その経路のクロック遅延量を高精度
に求めることが可能となる方式を提供することにある。
その目的は、クロック調整の対象となる経路を短時間で
特定でき、しかも、その経路のクロック遅延量を高精度
に求めることが可能となる方式を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明では第１図の方式が
採られている。
採られている。
クロックの分配される回路部分が対象の論理回路から同
図の手段１０により抽出される。
図の手段１０により抽出される。
さらに、手段１０により抽出された回路部分中でクロッ
ク調整を行うべき経路が手段１２により特定される。
ク調整を行うべき経路が手段１２により特定される。
また、手段１２により特定された経路のクロック遅延量
が手段１４により算出される。
が手段１４により算出される。
そして、手段１２により特定された経路及び手段１４に
より算出されたクロック遅延量が手段１６から出力され
る。
より算出されたクロック遅延量が手段１６から出力され
る。
［作用］
本発明では、クロックの分配される回路部分が対象の論
理回路から抽出されると、この回路部分中においてクロ
ック調整を行うべき経路が特定さへ 特定された経路と
そのクロック遅延量とが出力される。
理回路から抽出されると、この回路部分中においてクロ
ック調整を行うべき経路が特定さへ 特定された経路と
そのクロック遅延量とが出力される。
［実施例］
以下、図面に基づいて本発明に係る方式の好適な実施例
を説明する。
を説明する。
第２図では本発明が適用されたシステムの構成が説明さ
れており、端末２０−１．２０−２・・・２０−ｎのい
ずれかが論理回路の設計者などにより操作される。
れており、端末２０−１．２０−２・・・２０−ｎのい
ずれかが論理回路の設計者などにより操作される。
これらの端末２０−１．２０−２・・・２０−ｎはホス
ト計算機２２に接続されており、そのホスト計算機２２
には記憶装置１２４が接続されている。
ト計算機２２に接続されており、そのホスト計算機２２
には記憶装置１２４が接続されている。
記憶装置２４には対象の論理回路を示すデータのファイ
ル２６が予め格納されており、クロック調整を行うべき
経路とその経路のクロック遅延時間とがファイル２６の
内容を用いて端末操作に従いホスト計算機２２で求めら
れる。
ル２６が予め格納されており、クロック調整を行うべき
経路とその経路のクロック遅延時間とがファイル２６の
内容を用いて端末操作に従いホスト計算機２２で求めら
れる。
そして、ホスト計算機２２により求められた経路及び遅
延時間のデータが記憶装置２４へ出力さ札 出力光のフ
ァイル２８にリスト表現の形で格納される。
延時間のデータが記憶装置２４へ出力さ札 出力光のフ
ァイル２８にリスト表現の形で格納される。
第３図では本実施例の作用がフローチャートで説明され
ており、最初に記憶装置２４のファイル２６がホスト計
算機２２に読み込まれ（ステップ３００）、クロックの
分配される回路部分（クロック分配回路）を示すデータ
が読込ファイル２６のデータから抽出される（ステップ
３０２）。
ており、最初に記憶装置２４のファイル２６がホスト計
算機２２に読み込まれ（ステップ３００）、クロックの
分配される回路部分（クロック分配回路）を示すデータ
が読込ファイル２６のデータから抽出される（ステップ
３０２）。
そして、クロック調整を行うべき経路の両端点が端末操
作で指定されると（ステップ３０４）、その経路がクロ
ック分配回路上で特定される（ステップ３０６）。
作で指定されると（ステップ３０４）、その経路がクロ
ック分配回路上で特定される（ステップ３０６）。
例えば、第４図のクロック分配回路が抽出された場合に
おいて、Ａ点、Ｂ点が経路端点として指定されたときに
は、出力側のＢ点にリンクされているｐ点を示すファン
インテーブルが最初にサーチさ札 さらに、ファンイン
ビンのｍ点、ｊ点。
おいて、Ａ点、Ｂ点が経路端点として指定されたときに
は、出力側のＢ点にリンクされているｐ点を示すファン
インテーブルが最初にサーチさ札 さらに、ファンイン
ビンのｍ点、ｊ点。
ｈ点＋ ｆａ ａ点、 ｂ点、 ａ点が順にサーチ
される。
される。
その結べ クロック分配回路上において、Ｂ点からＡ点
に至る経路が第６図で示されるように特定される。
に至る経路が第６図で示されるように特定される。
次に、この経路におけるクロックの遅延時間が算出され
る（ステップ３０８）。
る（ステップ３０８）。
そして、指定された全ての経路端点についてクロ、り調
整経路の特定及びクロック遅延時間の算出を行ったか否
かが判断され（ステップ３１Ｏ）、全てのクロック調整
経路が特定されてそれらのクロック遅延時間が算出され
たときに（ステップ３１０でＹＥＳ）、各クロック調整
経路とクロック遅延時間とが対応したリスト表現のデー
タがクロ、り調整用データとしてホスト計算機２２から
ファイル２８へ出力される（ステップ３１２）。
整経路の特定及びクロック遅延時間の算出を行ったか否
かが判断され（ステップ３１Ｏ）、全てのクロック調整
経路が特定されてそれらのクロック遅延時間が算出され
たときに（ステップ３１０でＹＥＳ）、各クロック調整
経路とクロック遅延時間とが対応したリスト表現のデー
タがクロ、り調整用データとしてホスト計算機２２から
ファイル２８へ出力される（ステップ３１２）。
な払 クロック遅延時間は例えば第６図においてａ点か
らｂ点へ向かって積算することにより求められる。
らｂ点へ向かって積算することにより求められる。
以上説明したように本実施例によれば、クロック調整を
行うべき経路が自動的に特定されるので対象の論理回路
が大規模なものであっても、経路特定を誤りな（確実に
短時間で行える。
行うべき経路が自動的に特定されるので対象の論理回路
が大規模なものであっても、経路特定を誤りな（確実に
短時間で行える。
また、特定した経路のクロック遅延時間も自動的に算出
されるので、高精度なりロック遅延時間が短時間で得ら
れる。
されるので、高精度なりロック遅延時間が短時間で得ら
れる。
その給気 高精度なりロックＷＲ整用のデータを効率良
く作成して信頼性の高い高速な大型計算機の設計をより
短期間で設計することが可能となる。
く作成して信頼性の高い高速な大型計算機の設計をより
短期間で設計することが可能となる。
［発明の効果］
以上説明したように本発明によれば、クロック調整を行
うべき経路の特定とその経路におけるクロック遅延量の
算出が自動的に行われるので、対象となる論理回路が大
規模な場合であっても、高精度なデータを迅速に作成で
きる。
うべき経路の特定とその経路におけるクロック遅延量の
算出が自動的に行われるので、対象となる論理回路が大
規模な場合であっても、高精度なデータを迅速に作成で
きる。
このため、信頼性の高い論理回路を効率良く設計するこ
とが可能となる。
とが可能となる。
第１図は発明の原理説明ム
第２図は実施例の構成説明乱
第３図は実施例の作用を説明するフローチャート、
第４図は抽出されたクロック分配回路の説明Ａ第５図は
クロック調整経路の特定作用説明１第６図は特定された
クロック調整経路の説明Ａである。 ２０−１゜ ２０−２− ・ ・２０−ｎ・・・端末 ２２・・・ホスト計算機 ２４・・・記憶装置 ２６゜ ２８・・・ファイル 第１図 第２図 第３図 第６図
クロック調整経路の特定作用説明１第６図は特定された
クロック調整経路の説明Ａである。 ２０−１゜ ２０−２− ・ ・２０−ｎ・・・端末 ２２・・・ホスト計算機 ２４・・・記憶装置 ２６゜ ２８・・・ファイル 第１図 第２図 第３図 第６図
Claims (1)
- 【特許請求の範囲】 クロックが分配される回路部分を対象の論理回路から抽
出する手段（１０）と、 抽出された回路部分でクロック調整が行われるべき経路
を特定する手段（１２）と、 特定された経路のクロック遅延量を算出する手段（１４
）と、 特定された経路及び算出されたクロック遅延量を出力す
る手段（１６）と、 を有する、ことを特徴とするクロック調整用データの作
成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128876A JPH0423172A (ja) | 1990-05-18 | 1990-05-18 | クロック調整用データの作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128876A JPH0423172A (ja) | 1990-05-18 | 1990-05-18 | クロック調整用データの作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423172A true JPH0423172A (ja) | 1992-01-27 |
Family
ID=14995544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128876A Pending JPH0423172A (ja) | 1990-05-18 | 1990-05-18 | クロック調整用データの作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043261A (ja) * | 1999-03-09 | 2001-02-16 | Agency Of Ind Science & Technol | デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 |
| US6658581B1 (en) | 1999-03-29 | 2003-12-02 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235249A (ja) * | 1988-03-15 | 1989-09-20 | Matsushita Electric Ind Co Ltd | 階層的配置配線システムの遅延解析方法 |
-
1990
- 1990-05-18 JP JP2128876A patent/JPH0423172A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235249A (ja) * | 1988-03-15 | 1989-09-20 | Matsushita Electric Ind Co Ltd | 階層的配置配線システムの遅延解析方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043261A (ja) * | 1999-03-09 | 2001-02-16 | Agency Of Ind Science & Technol | デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 |
| US6658581B1 (en) | 1999-03-29 | 2003-12-02 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
| US6993672B2 (en) | 1999-03-29 | 2006-01-31 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
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