JPH0423347B2 - - Google Patents
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- JPH0423347B2 JPH0423347B2 JP15369881A JP15369881A JPH0423347B2 JP H0423347 B2 JPH0423347 B2 JP H0423347B2 JP 15369881 A JP15369881 A JP 15369881A JP 15369881 A JP15369881 A JP 15369881A JP H0423347 B2 JPH0423347 B2 JP H0423347B2
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- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/22—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
本発明は、PCM再生装置のジツタ吸収用メモ
リの書込み，読出しアドレスを監視するメモリ
ー・アドレス制御回路に関する。 現在オーデイオ機器において、アナログ信号を
録音・再生する方法の他に、アナログ信号をデジ
タル信号に変換し録音・再生するPCM録音・再
生方式と一般に呼ばれる方法がある。後者の方法
は録音再生に対して超忠実であることから、今後
広く使用される方向にある。 デジタル信号の記録媒体としてはデイスク，テ
ープがあり、共に回転系を使用している。そのた
め、デジタル信号には回転むらによるジツタが含
まれている。 超忠実再生を行なうため、PCM再生装置にお
いては、ジツタを含んだデジタル信号を一度メモ
リにストアし、水晶発振器のクロツクで読み出し
ジツタを吸収する。このメモリはジツタ吸収用メ
モリと呼ばれ、メモリの書き込みタイミングと読
み出しタイミングは、ジツタ分だけ相対的に移動
していることから、メモリにアドレスを指示する
アドレスカウンタとしては書込み専用，読み出し
専用の２個必要となる。 従来のジツタ吸収用メモリのアドレス制御回路
の動作を第１図の回路構成図，第２図のタイミン
グチヤート，第３図のジツタ吸収用メモリの構成
図を用いて簡単に説明する。又説明を簡潔にする
ため、デイスク，テープ等から再生されたデータ
は、同期信号から同期信号の間の１ブロツクに６
個のデータw0，w1，w2，w3，w4があるものと
し、w0〜w5の各データ間には、４ブロツク間隔
のインターリーブが施こしてあるものとする。メ
モリの容量としては、第３図に示すように、w0
〜w5に対応したＡ〜Ｆの６行と、30ブロツクの
データをストアできる30列のメモリとして取り扱
う。第１図において、１はデイスク，テープ等か
ら再生されたデジタル信号を取り込み、データバ
ス１９にデータを出力するデータ取込み装置、２
はメモリ３に一旦書込まれたデータが読み出され
た時データを取り込み、アナログ信号に変換する
Ｄ／Ａ変換器、２１はメモリ３にアドレスを与え
るアドレス制御回路で、内部構成は書き込み専用
でメモリの行アドレス０〜５を与える書込み専用
アドレスカウンタ９、列アドレス０〜２９を与え
る列アドレスカウンタ８と、読み出し専用でメモ
リの行アドレス０〜５を与える読出し専用行アド
レスカウンタ６、列アドレス０〜２９を与える列
アドレスカウンタ７と、インターリーブを解くた
めに読み出し専用アドレスカウンタ６，７の値を
デコードするデコーダ５と、読み出しアドレスを
示すデコード５の出力及び書き込みアドレスを示
すカウンタ８，９の出力を書込み，読出しの場合
に応じて切換え、メモリ３のアドレスバス２０に
アドレスを与えるマルチプレクサ４と、ジツタに
よりどれだけ書込みタイミングと読出しタイミン
グがずれているか監視するための読出し専用列ア
ドレスカウンタ７と、書き込み専用列アドレスカ
ウンタ８の差を見るアドレス監視回路からなる。
これらの回路動作を第２図のタイミングチヤー
ト、第３図のメモリ構成図を用いて説明する。書
き込み専用列アドレスカウンタ８の入力１３に
は、第２図ｅに示すように、ジツタを含む同期信
号パルスが加わる。又行アドレスカウンタ９の入
力１４には、同図ｆで示すように、同期信号から
６個のパルスが加わる。したがつて書込み動作時
にはマルチプレクサ４をＢ側に選択し、カウンタ
８，９の値をアドレスバス２０に与えることによ
り、第２図ａのデータバス上のw0〜w5のデータ
□１〜□６は、第５図に示すように順次書き込まれ
る。 次に読出し専用列アドレスカウンタ７の入力１
２には、第２図ｂで示すように、水晶発振器から
生成したパルスが加わり、又行アドレスカウンタ
６の入力にも同様に水晶発振器から生成した第２
図ｃのパルスが加わる。これらのアドレスカウン
タ６，７の値はデコーダ５に加わる。デコーダ５
では列アドレスカウンタ７の値は、行アドレスカ
ウンタ６の値により次表に示す数値を加算する。
リの書込み，読出しアドレスを監視するメモリ
ー・アドレス制御回路に関する。 現在オーデイオ機器において、アナログ信号を
録音・再生する方法の他に、アナログ信号をデジ
タル信号に変換し録音・再生するPCM録音・再
生方式と一般に呼ばれる方法がある。後者の方法
は録音再生に対して超忠実であることから、今後
広く使用される方向にある。 デジタル信号の記録媒体としてはデイスク，テ
ープがあり、共に回転系を使用している。そのた
め、デジタル信号には回転むらによるジツタが含
まれている。 超忠実再生を行なうため、PCM再生装置にお
いては、ジツタを含んだデジタル信号を一度メモ
リにストアし、水晶発振器のクロツクで読み出し
ジツタを吸収する。このメモリはジツタ吸収用メ
モリと呼ばれ、メモリの書き込みタイミングと読
み出しタイミングは、ジツタ分だけ相対的に移動
していることから、メモリにアドレスを指示する
アドレスカウンタとしては書込み専用，読み出し
専用の２個必要となる。 従来のジツタ吸収用メモリのアドレス制御回路
の動作を第１図の回路構成図，第２図のタイミン
グチヤート，第３図のジツタ吸収用メモリの構成
図を用いて簡単に説明する。又説明を簡潔にする
ため、デイスク，テープ等から再生されたデータ
は、同期信号から同期信号の間の１ブロツクに６
個のデータw0，w1，w2，w3，w4があるものと
し、w0〜w5の各データ間には、４ブロツク間隔
のインターリーブが施こしてあるものとする。メ
モリの容量としては、第３図に示すように、w0
〜w5に対応したＡ〜Ｆの６行と、30ブロツクの
データをストアできる30列のメモリとして取り扱
う。第１図において、１はデイスク，テープ等か
ら再生されたデジタル信号を取り込み、データバ
ス１９にデータを出力するデータ取込み装置、２
はメモリ３に一旦書込まれたデータが読み出され
た時データを取り込み、アナログ信号に変換する
Ｄ／Ａ変換器、２１はメモリ３にアドレスを与え
るアドレス制御回路で、内部構成は書き込み専用
でメモリの行アドレス０〜５を与える書込み専用
アドレスカウンタ９、列アドレス０〜２９を与え
る列アドレスカウンタ８と、読み出し専用でメモ
リの行アドレス０〜５を与える読出し専用行アド
レスカウンタ６、列アドレス０〜２９を与える列
アドレスカウンタ７と、インターリーブを解くた
めに読み出し専用アドレスカウンタ６，７の値を
デコードするデコーダ５と、読み出しアドレスを
示すデコード５の出力及び書き込みアドレスを示
すカウンタ８，９の出力を書込み，読出しの場合
に応じて切換え、メモリ３のアドレスバス２０に
アドレスを与えるマルチプレクサ４と、ジツタに
よりどれだけ書込みタイミングと読出しタイミン
グがずれているか監視するための読出し専用列ア
ドレスカウンタ７と、書き込み専用列アドレスカ
ウンタ８の差を見るアドレス監視回路からなる。
これらの回路動作を第２図のタイミングチヤー
ト、第３図のメモリ構成図を用いて説明する。書
き込み専用列アドレスカウンタ８の入力１３に
は、第２図ｅに示すように、ジツタを含む同期信
号パルスが加わる。又行アドレスカウンタ９の入
力１４には、同図ｆで示すように、同期信号から
６個のパルスが加わる。したがつて書込み動作時
にはマルチプレクサ４をＢ側に選択し、カウンタ
８，９の値をアドレスバス２０に与えることによ
り、第２図ａのデータバス上のw0〜w5のデータ
□１〜□６は、第５図に示すように順次書き込まれ
る。 次に読出し専用列アドレスカウンタ７の入力１
２には、第２図ｂで示すように、水晶発振器から
生成したパルスが加わり、又行アドレスカウンタ
６の入力にも同様に水晶発振器から生成した第２
図ｃのパルスが加わる。これらのアドレスカウン
タ６，７の値はデコーダ５に加わる。デコーダ５
では列アドレスカウンタ７の値は、行アドレスカ
ウンタ６の値により次表に示す数値を加算する。
【表】
このデコーダ５の加算により読み出し時にマル
チプレクサ４をＡ側に選択すれば、アドレスは読
み出し専用列アドレスカウンタ７の値と書き込み
列アドレスカウンタ８の値が等しい場合、第３図
の△１〜△６の位置となり、w0〜w5に施こしてあつ
たインターリーブを解いた形状でデータバス１９
にデータを送り出す。このように水晶発振器クロ
ツクで送り出されたデータは、Ｄ／Ａ変換器２に
取り込まれアナログ信号に変換されることから、
ジツタのない信号が得られるわけである。また、
ジツタにより書込専用列アドレスカウンタ９と読
み出し専用列アドレスカウンタ７の値に差が生じ
た場合には、カウンタ８の値がカウンタ７の値よ
り大きければ、第３図の△１〜△６の読み出し位置が
□１〜□６に対し相対的に左に移動することとなる
が、第３図からもわかるように、４ブロツク内の
移動範囲では正しいデータを読み出すことが出来
る。また、逆にカウンタ８の値がカウンタ７の値
より小さければ、第３図の△１〜△６の読み出し位置
は相対的に右に移動することとなる。しかし前記
と同様に４ブロツク内の移動範囲では正しいデー
タを読み出すことが出来る。以上のようにジツタ
吸収用メモリ３によつて、第３図太線内で示した
±４ブロツク内のジツタに対しては吸収すること
が可能であるが、それ以上のジツタを含む入力が
あつた場合には、誤つたデータをＤ／Ａ変換器２
に連続して送り出す結果となる。そこでアドレス
監視回路１０では書込み専用列アドレスカウンタ
８と、読出し専用列アドレスカウンタ７の値の差
が±４を越えたことを検出し、その検出パルスに
よつてカウンタ８，７をリセツトして初期状態に
もどしている。このようにアドレス監視回路１０
が作動とした場合には、カウンタ８，７がリセツ
トされるため、データが一瞬不連続となり異常音
が発生する。第１図で示したアドレス制御回路に
おいて、今電源を入れた瞬間を考えると、書き込
み専用列アドレスカウンタ８と読出し専用列アド
レスカウンタ７の値の差が±４を越えている場合
には、上記と同様アドレス監視回路１０が作動
し、カウンタ８，７をリセツトして初期状態とな
る。しかしその差が±４の範囲内であれば初期状
態とならずにそのままの状態からアドレス制御回
路が動作する。そのためジツター吸収用メモリの
余裕が一方に片寄つてしまい、小さなジツタに対
してもアドレス監視回路１０が作動しやすく、そ
れによる異常音も出やすい状態であるという不都
合な点がある。またこのような状態は電源ON状
態だけでなく、PCMで数曲再生した後は、それ
までのジツタを吸収した形ちで次のPCM再生に
移ることになるので、上記同様な不都合が生じ
る。 本発明の目的は、上記した従来技術の欠点をな
くし、電源ON時及びPCM再生の最初にアドレス
監視回路を初期状態にすると共に、アドレス監視
回路作動時の異常音を出力しないようにミユート
をかけるPCM再生装置のメモリー・アドレス制
御回路を提供することにある。 このため本発明は、PCM再生装置において、
電源ON時及びPCM再生中断時に発生するミユー
ト制御信号等の外部入力信号を、アドレス制御回
路に加え、上記外部信号とアドレス監視回路の検
出信号により、アドレス制御回路のカウンタをリ
セツトし初期状態とすると共に、ミユートをON
し、アドレス制御回路のカウンタがある一定値以
上になつたことを検出してミユートをOFFする
ことにより、アドレス監視回路作動時の異常音を
出力しないようにしたことにある。 以下本発明の一実施例を第４図により説明す
る。１５は、アドレス監視回路１０の出力とミユ
ート制御信号入力端子１９の論理ORを取るため
のＲ回路、１６は、カウンタがリセツトされて
からインターリーブを解くためのデータがメモリ
にたまつたことを判明するために読み出し専用列
アドレスカウンタ７の出力がある一定値になつた
ことを検出する数値検出回路、１７は、Ｒ回路
１５の出力でセツト，数値検出力回路１６の出力
でリセツトされるRSフリツプフロツプ、１８は、
RSフリツプフロツプの出力端子でPCM再生装置
のミユート信号である。その他の符号については
第１図と同様である。 以下第４図に従つて動作を説明する。電源ON
時及びPCM再生装置が１曲の音楽を再生し、次
の曲を再生するときに、ミユートが加わることは
従来PCM装置において自明であることから、こ
れらのミユート制御信号を発生する回路について
の説明は省略する。まず電源ON時に、ミユート
制御信号が入力端子１９に加わると、その信号は
ＯＲ回路１５を介してRSフリツプフロツプ１７
をセツトし、PCM再生装置の出力にミユートを
かける。それと共に読出し及び書き込み専用のそ
れぞれの列アドレスカウンタ８，７をリセツトす
る。この動作によりアドレスカウンタを初期状態
にしている。 その後のカウンタがリセツトされてから、イン
ターリーブを解くためのデータがたまつたこと
を、読み出し専用列アドレスカウンタ７の数値検
出回路１６で検出し、ミユートは解除される。こ
の動作により電源ON時の異常音はミユートされ
る。このような動作はミユート制御信号が入力端
子１９に加わることによつて起こるもので、曲間
のミユートに対しても同様の動作を行なう。 次にPCM再生中にジツタによりアドレス監視
回路が作動した場合、アドレス監視回路１０の出
力はOR回路１５を介してRSフリツプフロツプ１
７に加わると共に、カウンタ７，８をリセツトす
る。したがつて電源ON時の場合と同様にミユー
トがかかり、インターリーブを解くためのデータ
がたまつたところでミユートが解除される。 第４図においては、読み出し専用列アドレスカ
ウンタ７の数値を数値検出回路１６で検出し、ミ
ユートを解除したが、書き込み専用列アドレスカ
ウンタ８の数値を同様に検出し、ミユートを解除
しても、上記と同様な同作を行なうことが出来
る。 第４図の実施例では、メモリ３の構成を６行30
列で行ない、アドレスカウンタを行と列に分けた
がこのような構成でなく、書込みアドレスカウン
タと読出しアドレスカウンタがあるような構成で
あれば、同様なアドレス制御回路の動作を行なえ
ることは言うまでもない。また第４図の実施例で
は、入力端子１９にミユート制御信号を加えた
が、PCM再生装置の再生スタートを行なわせる
スイツチの出力信号等の信号を加えることによつ
ても、同様の動作を行なうことができ、再生の始
めにアドレス制御信号を初期状態にできるという
効果がある。 したがつて本発明によれば、電源ON時、曲間
においてアドレス制御回路のカウンタを初期状態
にすることができるので、アドレス監視回路が従
来よりも作動しにくくなる効果があると共に、ア
ドレス監視回路作動時においても、インターリー
ブを解くためのデータがたまつたことを判断して
ミユートを解除することから異常音が出力されな
いという効果がある。
チプレクサ４をＡ側に選択すれば、アドレスは読
み出し専用列アドレスカウンタ７の値と書き込み
列アドレスカウンタ８の値が等しい場合、第３図
の△１〜△６の位置となり、w0〜w5に施こしてあつ
たインターリーブを解いた形状でデータバス１９
にデータを送り出す。このように水晶発振器クロ
ツクで送り出されたデータは、Ｄ／Ａ変換器２に
取り込まれアナログ信号に変換されることから、
ジツタのない信号が得られるわけである。また、
ジツタにより書込専用列アドレスカウンタ９と読
み出し専用列アドレスカウンタ７の値に差が生じ
た場合には、カウンタ８の値がカウンタ７の値よ
り大きければ、第３図の△１〜△６の読み出し位置が
□１〜□６に対し相対的に左に移動することとなる
が、第３図からもわかるように、４ブロツク内の
移動範囲では正しいデータを読み出すことが出来
る。また、逆にカウンタ８の値がカウンタ７の値
より小さければ、第３図の△１〜△６の読み出し位置
は相対的に右に移動することとなる。しかし前記
と同様に４ブロツク内の移動範囲では正しいデー
タを読み出すことが出来る。以上のようにジツタ
吸収用メモリ３によつて、第３図太線内で示した
±４ブロツク内のジツタに対しては吸収すること
が可能であるが、それ以上のジツタを含む入力が
あつた場合には、誤つたデータをＤ／Ａ変換器２
に連続して送り出す結果となる。そこでアドレス
監視回路１０では書込み専用列アドレスカウンタ
８と、読出し専用列アドレスカウンタ７の値の差
が±４を越えたことを検出し、その検出パルスに
よつてカウンタ８，７をリセツトして初期状態に
もどしている。このようにアドレス監視回路１０
が作動とした場合には、カウンタ８，７がリセツ
トされるため、データが一瞬不連続となり異常音
が発生する。第１図で示したアドレス制御回路に
おいて、今電源を入れた瞬間を考えると、書き込
み専用列アドレスカウンタ８と読出し専用列アド
レスカウンタ７の値の差が±４を越えている場合
には、上記と同様アドレス監視回路１０が作動
し、カウンタ８，７をリセツトして初期状態とな
る。しかしその差が±４の範囲内であれば初期状
態とならずにそのままの状態からアドレス制御回
路が動作する。そのためジツター吸収用メモリの
余裕が一方に片寄つてしまい、小さなジツタに対
してもアドレス監視回路１０が作動しやすく、そ
れによる異常音も出やすい状態であるという不都
合な点がある。またこのような状態は電源ON状
態だけでなく、PCMで数曲再生した後は、それ
までのジツタを吸収した形ちで次のPCM再生に
移ることになるので、上記同様な不都合が生じ
る。 本発明の目的は、上記した従来技術の欠点をな
くし、電源ON時及びPCM再生の最初にアドレス
監視回路を初期状態にすると共に、アドレス監視
回路作動時の異常音を出力しないようにミユート
をかけるPCM再生装置のメモリー・アドレス制
御回路を提供することにある。 このため本発明は、PCM再生装置において、
電源ON時及びPCM再生中断時に発生するミユー
ト制御信号等の外部入力信号を、アドレス制御回
路に加え、上記外部信号とアドレス監視回路の検
出信号により、アドレス制御回路のカウンタをリ
セツトし初期状態とすると共に、ミユートをON
し、アドレス制御回路のカウンタがある一定値以
上になつたことを検出してミユートをOFFする
ことにより、アドレス監視回路作動時の異常音を
出力しないようにしたことにある。 以下本発明の一実施例を第４図により説明す
る。１５は、アドレス監視回路１０の出力とミユ
ート制御信号入力端子１９の論理ORを取るため
のＲ回路、１６は、カウンタがリセツトされて
からインターリーブを解くためのデータがメモリ
にたまつたことを判明するために読み出し専用列
アドレスカウンタ７の出力がある一定値になつた
ことを検出する数値検出回路、１７は、Ｒ回路
１５の出力でセツト，数値検出力回路１６の出力
でリセツトされるRSフリツプフロツプ、１８は、
RSフリツプフロツプの出力端子でPCM再生装置
のミユート信号である。その他の符号については
第１図と同様である。 以下第４図に従つて動作を説明する。電源ON
時及びPCM再生装置が１曲の音楽を再生し、次
の曲を再生するときに、ミユートが加わることは
従来PCM装置において自明であることから、こ
れらのミユート制御信号を発生する回路について
の説明は省略する。まず電源ON時に、ミユート
制御信号が入力端子１９に加わると、その信号は
ＯＲ回路１５を介してRSフリツプフロツプ１７
をセツトし、PCM再生装置の出力にミユートを
かける。それと共に読出し及び書き込み専用のそ
れぞれの列アドレスカウンタ８，７をリセツトす
る。この動作によりアドレスカウンタを初期状態
にしている。 その後のカウンタがリセツトされてから、イン
ターリーブを解くためのデータがたまつたこと
を、読み出し専用列アドレスカウンタ７の数値検
出回路１６で検出し、ミユートは解除される。こ
の動作により電源ON時の異常音はミユートされ
る。このような動作はミユート制御信号が入力端
子１９に加わることによつて起こるもので、曲間
のミユートに対しても同様の動作を行なう。 次にPCM再生中にジツタによりアドレス監視
回路が作動した場合、アドレス監視回路１０の出
力はOR回路１５を介してRSフリツプフロツプ１
７に加わると共に、カウンタ７，８をリセツトす
る。したがつて電源ON時の場合と同様にミユー
トがかかり、インターリーブを解くためのデータ
がたまつたところでミユートが解除される。 第４図においては、読み出し専用列アドレスカ
ウンタ７の数値を数値検出回路１６で検出し、ミ
ユートを解除したが、書き込み専用列アドレスカ
ウンタ８の数値を同様に検出し、ミユートを解除
しても、上記と同様な同作を行なうことが出来
る。 第４図の実施例では、メモリ３の構成を６行30
列で行ない、アドレスカウンタを行と列に分けた
がこのような構成でなく、書込みアドレスカウン
タと読出しアドレスカウンタがあるような構成で
あれば、同様なアドレス制御回路の動作を行なえ
ることは言うまでもない。また第４図の実施例で
は、入力端子１９にミユート制御信号を加えた
が、PCM再生装置の再生スタートを行なわせる
スイツチの出力信号等の信号を加えることによつ
ても、同様の動作を行なうことができ、再生の始
めにアドレス制御信号を初期状態にできるという
効果がある。 したがつて本発明によれば、電源ON時、曲間
においてアドレス制御回路のカウンタを初期状態
にすることができるので、アドレス監視回路が従
来よりも作動しにくくなる効果があると共に、ア
ドレス監視回路作動時においても、インターリー
ブを解くためのデータがたまつたことを判断して
ミユートを解除することから異常音が出力されな
いという効果がある。
第１図は従来のジツタ吸収用メモリのアドレス
制御回路を示す構成図、第２図は第１図構成図の
説明に用いたタイミングチヤート図、第３図は第
１図のメモリに書き込まれるデータ，読み出すデ
ータを示したメモリの構成図、第４図は本発明の
一実施例を示す構成図である。 ３…メモリ、７…書込み専用列アドレスカウン
タ、８…読出し専用列アドレスカウンタ、１０…
アドレス監視回路、１６…数値検出回路、１８…
ミユート信号出力端子、１９…入力端子。
制御回路を示す構成図、第２図は第１図構成図の
説明に用いたタイミングチヤート図、第３図は第
１図のメモリに書き込まれるデータ，読み出すデ
ータを示したメモリの構成図、第４図は本発明の
一実施例を示す構成図である。 ３…メモリ、７…書込み専用列アドレスカウン
タ、８…読出し専用列アドレスカウンタ、１０…
アドレス監視回路、１６…数値検出回路、１８…
ミユート信号出力端子、１９…入力端子。
Claims (1)
- 【特許請求の範囲】 １ データをメモリーに書込む時にメモリーにア
ドレスを与える書込み専用アドレスカウンタと、
データをメモリーから読出す時にメモリーにアド
レスを与える読出し専用アドレスカウンタとを具
備してなるPCM再生装置において、 少なくとも上記書込み専用アドレスカウンタと
読出し専用アドレスカウンタの値がある一定の差
になつたことを検出するアドレス検出回路と、 外部からPCM再生装置における再生開始を示
すミユート制御信号を加えられる外部入力端子
と、 該外部入力端子の入力信号と前記アドレス検出
回路の出力信号との論理和をとる論理和手段と、 再生開始時に、上記論理和手段の出力信号にも
とづいて、上記書込み専用アドレスカウンタと読
出し専用アドレスカウンタとを同一値に制御する
制御手段とを備えたことを特徴とするPCM再生
装置のメモリ・アドレス制御回路。 ２ 上記アドレス検出回路は、上記読出し専用ア
ドレスカウンタまたは上記書込み専用アドレスカ
ウンタがある一定値以上になつたことを検出する
数値検出回路を備え、 上記制御手段は、上記アドレス検出回路が上記
書込み専用アドレスカウンタと読出し専用アドレ
スカウンタの値がある一定の差になつたことを検
出した時に、PCM再生装置の出力信号にミユー
トの処理を施すとともに、上記書込み専用アドレ
スカウンタと読出し専用アドレスカウンタとをリ
セツトし、上記アドレス検出回路の上記数値検出
回路が上記読出し専用アドレスカウンタまたは上
記書込み専用アドレスカウンタがある一定値以上
になつたことを検出した時に、上記ミユートの処
理を解除することを特徴とする特許請求の範囲第
１項記載のPCM再生装置のメモリー・アドレス
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15369881A JPS5856206A (ja) | 1981-09-30 | 1981-09-30 | Ｐｃｍ再生装置のメラリ−・アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15369881A JPS5856206A (ja) | 1981-09-30 | 1981-09-30 | Ｐｃｍ再生装置のメラリ−・アドレス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856206A JPS5856206A (ja) | 1983-04-02 |
| JPH0423347B2 true JPH0423347B2 (ja) | 1992-04-22 |
Family
ID=15568159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15369881A Granted JPS5856206A (ja) | 1981-09-30 | 1981-09-30 | Ｐｃｍ再生装置のメラリ−・アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856206A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632164B2 (ja) * | 1985-02-11 | 1994-04-27 | アムペックス コーポレーシヨン | メモリ制御回路 |
-
1981
- 1981-09-30 JP JP15369881A patent/JPS5856206A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856206A (ja) | 1983-04-02 |
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