JPH0423363A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0423363A JPH0423363A JP2123448A JP12344890A JPH0423363A JP H0423363 A JPH0423363 A JP H0423363A JP 2123448 A JP2123448 A JP 2123448A JP 12344890 A JP12344890 A JP 12344890A JP H0423363 A JPH0423363 A JP H0423363A
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- silicon oxide
- type transistor
- oxide film
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＮＯＳ （Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ）型の半導体
記憶装置の製造方法に関する。
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ）型の半導体
記憶装置の製造方法に関する。
従来の技術
近年、電気的な書換えが可能なＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌ！ｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍａｂｌｅ ＲＯＭ）の−っとして、ＭＮＯ８型
トランジスタをメモリセルとして使用した半導体記憶装
置が利用されるようになってきた。
ｔｒｉｃａｌ！ｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍａｂｌｅ ＲＯＭ）の−っとして、ＭＮＯ８型
トランジスタをメモリセルとして使用した半導体記憶装
置が利用されるようになってきた。
従来のＭＮＯ３型トランジスタは次のようにして作製さ
れる。第３図に示すように、Ｐ型シリコン基板１の上に
、公知の選択酸化技術により酸化シリコン嘆２を選択的
に形成し、続いてＭＮＯ８型トランジスタのゲート絶縁
膜として薄い酸化シリコン膜３．窒化シリコン膜４、ゲ
ート電極としてポリシリコン膜５を順次積層し、Ｐ型シ
リコン基板１の表面がら内部にがけてソース６とドレイ
ン７を形成し、全面に酸化シリコン膜８を被着した後、
ソース６とドレイン７上の酸化シリコン膜８を部分的に
開孔し、アルミニウム電極９をそれぞれ形成する。
れる。第３図に示すように、Ｐ型シリコン基板１の上に
、公知の選択酸化技術により酸化シリコン嘆２を選択的
に形成し、続いてＭＮＯ８型トランジスタのゲート絶縁
膜として薄い酸化シリコン膜３．窒化シリコン膜４、ゲ
ート電極としてポリシリコン膜５を順次積層し、Ｐ型シ
リコン基板１の表面がら内部にがけてソース６とドレイ
ン７を形成し、全面に酸化シリコン膜８を被着した後、
ソース６とドレイン７上の酸化シリコン膜８を部分的に
開孔し、アルミニウム電極９をそれぞれ形成する。
第３図のＭＮＯ８型トランジスタに情報を記憶するとき
は、ゲート電極であるポリシリコン膜５に正または負の
高電圧を印加する。この高電圧印加により、Ｐ型シリコ
ン基板１中の電子または正孔がトンネリングによって薄
い酸化シリコン膜３を通過し、薄い酸化シリコン膜３と
窒化シリコン膜４の界面、あるいは窒化シリコン膜４中
にトラップされ、情報として記憶される。記憶された情
報は、ＭＮＯ８型トランジスタのしきい値電圧の変化と
して読み出される。
は、ゲート電極であるポリシリコン膜５に正または負の
高電圧を印加する。この高電圧印加により、Ｐ型シリコ
ン基板１中の電子または正孔がトンネリングによって薄
い酸化シリコン膜３を通過し、薄い酸化シリコン膜３と
窒化シリコン膜４の界面、あるいは窒化シリコン膜４中
にトラップされ、情報として記憶される。記憶された情
報は、ＭＮＯ８型トランジスタのしきい値電圧の変化と
して読み出される。
ここでＭＮＯ８型トランジスタの重要な特性のひとつと
して、記憶保持特性がある。ＭＮＯ３型トランジスタの
記憶保持特性は、ＭＮＯ３型トランジスタのゲート絶縁
膜中にトラップされた電子または正孔をゲート絶縁膜中
に保持し、ＭＮＯ３型トランジスタの情報を読み出し得
る期間で評価される。
して、記憶保持特性がある。ＭＮＯ３型トランジスタの
記憶保持特性は、ＭＮＯ３型トランジスタのゲート絶縁
膜中にトラップされた電子または正孔をゲート絶縁膜中
に保持し、ＭＮＯ３型トランジスタの情報を読み出し得
る期間で評価される。
ＭＮＯ３型トランジスタを用いた半導体記憶装置を高集
積化するためには、ＭＮＯ３型トランジスタのゲート電
極として、アルミニウムなどの金属電極を使用する代わ
りに、第３図に示したように、微細化に適したポリシリ
コン電極を用いる必要がある。
積化するためには、ＭＮＯ３型トランジスタのゲート電
極として、アルミニウムなどの金属電極を使用する代わ
りに、第３図に示したように、微細化に適したポリシリ
コン電極を用いる必要がある。
ところが、ゲート電極としてポリシリコンを用いる場合
、ポリシリコン膜形成の工程や、その後のソース、ドレ
インを形成するための熱拡散の工程などで高温度での熱
処理が必要であり、その過程でＭＮＯ８型トランジスタ
のゲート絶縁膜の一部である窒化シリコン膜も高温度の
熱処理を受けることになる。ＭＮＯ８型トランジスタの
ゲート絶縁膜の一部である窒化シリコン膜が、その形成
時の温度以上の高温にさらされると、ＭＮＰＳ型トラン
ジスタの記憶保持特性が著しく劣化することが知られて
おり、上記のようにポリシリコンをゲート電極に用いる
場合も、ゲート電極形成後の高温度の熱処理によってＭ
ＮＯ８型トランジスタの記憶保持特性が劣化する。
、ポリシリコン膜形成の工程や、その後のソース、ドレ
インを形成するための熱拡散の工程などで高温度での熱
処理が必要であり、その過程でＭＮＯ８型トランジスタ
のゲート絶縁膜の一部である窒化シリコン膜も高温度の
熱処理を受けることになる。ＭＮＯ８型トランジスタの
ゲート絶縁膜の一部である窒化シリコン膜が、その形成
時の温度以上の高温にさらされると、ＭＮＰＳ型トラン
ジスタの記憶保持特性が著しく劣化することが知られて
おり、上記のようにポリシリコンをゲート電極に用いる
場合も、ゲート電極形成後の高温度の熱処理によってＭ
ＮＯ８型トランジスタの記憶保持特性が劣化する。
従来、高温度の熱処理により劣化したＭＮＯ８型トラン
ジスタの記憶保持特性を回復する方法として、ＭＮＯ３
型トランジスタを水素雰囲気中で熱処理する方法（例：
特開昭５５−３０８４６号公報）や、ＭＮＯ８型トラン
ジスタに水素イオンを注入する方法（例：特開昭６０−
３１５９号公報）が知られている。
ジスタの記憶保持特性を回復する方法として、ＭＮＯ３
型トランジスタを水素雰囲気中で熱処理する方法（例：
特開昭５５−３０８４６号公報）や、ＭＮＯ８型トラン
ジスタに水素イオンを注入する方法（例：特開昭６０−
３１５９号公報）が知られている。
水素雰囲気中での熱処理や水素イオンの注入がＭＮＯ３
型トランジスタの記憶保持特性を回復する理由としては
、次の二点が考えられる。
型トランジスタの記憶保持特性を回復する理由としては
、次の二点が考えられる。
（１）窒化シリコン膜の電気伝導度は膜中の水素濃度が
高くなるほど低下する。
高くなるほど低下する。
（２） シリコン基板と酸化シリコン膜の界面準位が
、水素雰囲気中での熱処理による水素原子の熱拡散や水
素イオンの注入によって減少する。
、水素雰囲気中での熱処理による水素原子の熱拡散や水
素イオンの注入によって減少する。
上記（１）の窒化シリコン膜の電気伝導度の低下はトラ
ップされた電子または正孔が熱的励起によって失われる
ことを阻止し、上記（２）の界面準位の減少はトラップ
された電子または正孔がトンネリングによってシリコン
基板へ逃げることを阻止する。
ップされた電子または正孔が熱的励起によって失われる
ことを阻止し、上記（２）の界面準位の減少はトラップ
された電子または正孔がトンネリングによってシリコン
基板へ逃げることを阻止する。
上述の製造方法において、この記憶保持特性回復方法に
よりＭＮＯ８型トランジスタの記憶保持特性の回復を行
なうには、水素雰囲気中での熱処理や水素イオンの注入
を、ソース６とドレイン７の形成以降に行なえばよい。
よりＭＮＯ８型トランジスタの記憶保持特性の回復を行
なうには、水素雰囲気中での熱処理や水素イオンの注入
を、ソース６とドレイン７の形成以降に行なえばよい。
発明が解決しようとする課題
ところが、ＭＮＯ８型トランジスタを水素雰囲気中で熱
処理する方法には、爆発事故を生しる可能性が太き（、
処理装置についても高価で特殊なものが必要とされるた
め、ＭＮＯ８型トランジスタの記憶保持特性を回復させ
る方法としてはあまり実際的でない。また、通常、ＭＮ
Ｏ８型半導体記憶装置を用いた半導体集積回路を製造す
る場合、メモリーセルであるＭＮＯ３型トランジスタを
電気的に制御するためには、同一基板上にＭＯ８型トラ
ンジスタを共存させなければならない。しかし上記従来
の方法によりＭＮＯ３型トランジスタに水素イオンを注
入する方法を用いると、ＭＯ８型トランジスタのゲート
絶縁膜として用いられている酸化シリコン膜中にも水素
が注入され、酸化シリコン膜中のトラップ密度が増加す
るため、電荷が酸化シリコン膜中にトラップされる率が
上がり、酸化シリコン膜の絶縁破壊が助長されたり、ホ
ットキャリア特性が劣化したりする等、ＭＯ８型トラン
ジスタの信頼性が低下する。
処理する方法には、爆発事故を生しる可能性が太き（、
処理装置についても高価で特殊なものが必要とされるた
め、ＭＮＯ８型トランジスタの記憶保持特性を回復させ
る方法としてはあまり実際的でない。また、通常、ＭＮ
Ｏ８型半導体記憶装置を用いた半導体集積回路を製造す
る場合、メモリーセルであるＭＮＯ３型トランジスタを
電気的に制御するためには、同一基板上にＭＯ８型トラ
ンジスタを共存させなければならない。しかし上記従来
の方法によりＭＮＯ３型トランジスタに水素イオンを注
入する方法を用いると、ＭＯ８型トランジスタのゲート
絶縁膜として用いられている酸化シリコン膜中にも水素
が注入され、酸化シリコン膜中のトラップ密度が増加す
るため、電荷が酸化シリコン膜中にトラップされる率が
上がり、酸化シリコン膜の絶縁破壊が助長されたり、ホ
ットキャリア特性が劣化したりする等、ＭＯ８型トラン
ジスタの信頼性が低下する。
本発明は上記従来の問題を解決するものであり、ＭＮＯ
８型トランジスタとＭＯ３型トランジスタを共存させる
半導体記憶装置の製造方法において、ＭＮＯ３型トラン
ジスタの記憶保持特性を向上させるとともに、ＭＮＯ３
型トランジスタと同一基板上に製造されたＭＯ３型トラ
ンジスタの信頼性を向上させることのできる製造方法を
提供することを目的とする。
８型トランジスタとＭＯ３型トランジスタを共存させる
半導体記憶装置の製造方法において、ＭＮＯ３型トラン
ジスタの記憶保持特性を向上させるとともに、ＭＮＯ３
型トランジスタと同一基板上に製造されたＭＯ３型トラ
ンジスタの信頼性を向上させることのできる製造方法を
提供することを目的とする。
課題を解決するための手段
上記目的を達成するために、本発明の半導体記憶装置の
製造方法は、半導体基板上に第一の酸化シリコン膜より
なる第一のゲート絶縁膜を形成する工程と、第一のゲー
ト絶縁膜上に第一のゲート電極を形成する工程と、半導
体基板上に第二の酸化シリコン膜と窒化シリコン膜を含
む第二のゲート絶縁膜を形成する工程と、第二のゲート
絶縁膜上に第二のゲート電極を形成する工程と、第二の
ゲート電極上部にのみ水素イオンを選択的に注入する工
程とを備えている。
製造方法は、半導体基板上に第一の酸化シリコン膜より
なる第一のゲート絶縁膜を形成する工程と、第一のゲー
ト絶縁膜上に第一のゲート電極を形成する工程と、半導
体基板上に第二の酸化シリコン膜と窒化シリコン膜を含
む第二のゲート絶縁膜を形成する工程と、第二のゲート
絶縁膜上に第二のゲート電極を形成する工程と、第二の
ゲート電極上部にのみ水素イオンを選択的に注入する工
程とを備えている。
作用
上記のごとき方法を用いると、注入された水素イオンに
より、ＭＮＯ８型トランジスタのゲート絶縁膜中で、窒
化シリコン膜の水素濃度が上昇すると同時に、シリコン
基板と酸化シリコン膜の界面準位が減少し、窒化シリコ
ン膜形成後の熱処理によって劣化したＭＮＯ８型トラン
ジスタの記憶保持特性の回復が行なわれる。一方、ＭＯ
８型トランジスタのゲート絶縁膜である酸化シリコン膜
には水素イオンが注入されないため酸化シリコン膜の劣
化が起こらず、Ｍｏｓ型トランジスタの信頼性が確保さ
れる。
より、ＭＮＯ８型トランジスタのゲート絶縁膜中で、窒
化シリコン膜の水素濃度が上昇すると同時に、シリコン
基板と酸化シリコン膜の界面準位が減少し、窒化シリコ
ン膜形成後の熱処理によって劣化したＭＮＯ８型トラン
ジスタの記憶保持特性の回復が行なわれる。一方、ＭＯ
８型トランジスタのゲート絶縁膜である酸化シリコン膜
には水素イオンが注入されないため酸化シリコン膜の劣
化が起こらず、Ｍｏｓ型トランジスタの信頼性が確保さ
れる。
実施例
本発明の方法の実施例について、図面を用いて説明する
。
。
第１図は本発明の一実施例を示す工程順断面図である。
まず、第１図（Ａ）に示すように、Ｐ型シリコン基板１
上に厚さ５０００Ａの酸化シリコン膜２を、公知の選択
酸化法により選択的に形成し、その後、Ｐ型シリコン基
板１の表面を熱酸化法により酸化し、厚さ約２５ＯＡの
酸化シリコン膜１０を形成する。次に、酸化シリコン膜
１０上にリンをドープ（約３Ｘ１０ ｍ ）したポ
リシリコン膜１１を気相成長法により約４０００Ａ形成
する。
上に厚さ５０００Ａの酸化シリコン膜２を、公知の選択
酸化法により選択的に形成し、その後、Ｐ型シリコン基
板１の表面を熱酸化法により酸化し、厚さ約２５ＯＡの
酸化シリコン膜１０を形成する。次に、酸化シリコン膜
１０上にリンをドープ（約３Ｘ１０ ｍ ）したポ
リシリコン膜１１を気相成長法により約４０００Ａ形成
する。
それから、第１図（Ｂ）に示すように、公知のフォトエ
ツチング技術によりゲートとなり得る部分のみを残すよ
うに、ポリシリコン膜１１．酸化シリコン膜１０をエツ
チングし、ＭＯ３型トランジスタのゲートを形成する。
ツチング技術によりゲートとなり得る部分のみを残すよ
うに、ポリシリコン膜１１．酸化シリコン膜１０をエツ
チングし、ＭＯ３型トランジスタのゲートを形成する。
次に第１図（Ｃ）に示すように、Ｐ型シリコン基板１上
に熱酸化法により、薄い酸化シリコン膜３を形成する。
に熱酸化法により、薄い酸化シリコン膜３を形成する。
酸化シリコン膜３は、基板から電子または正孔がトンネ
リングによって通過できる厚さにする必要があり、本実
施例では８００℃の希釈酸化雰囲気中で酸化して約２０
Ａとした。薄い酸化シリコン膜３上に、気相成長法によ
り窒化シリコン膜４を形成する。本実施例では、シクロ
ルシラン（５ｉ）（２ｃ １２）とアンモニア（ＮＨ３
）との化学反応にもとづく気相成長法により、Ｎ Ｈ３
／Ｓ １Ｈ２ＣＩ２＝ １０ 、７５０℃の条件下で窒
化シ条件下で窒化シリコン膜４上を約２００Ａ成長させ
た。次に、窒化シリコン膜４上に、リンをドープ（約３
Ｘ １０２０ｍ−３） したポリシリコン膜５を気相
成長法により約４０００Ａ成長させる。
リングによって通過できる厚さにする必要があり、本実
施例では８００℃の希釈酸化雰囲気中で酸化して約２０
Ａとした。薄い酸化シリコン膜３上に、気相成長法によ
り窒化シリコン膜４を形成する。本実施例では、シクロ
ルシラン（５ｉ）（２ｃ １２）とアンモニア（ＮＨ３
）との化学反応にもとづく気相成長法により、Ｎ Ｈ３
／Ｓ １Ｈ２ＣＩ２＝ １０ 、７５０℃の条件下で窒
化シ条件下で窒化シリコン膜４上を約２００Ａ成長させ
た。次に、窒化シリコン膜４上に、リンをドープ（約３
Ｘ １０２０ｍ−３） したポリシリコン膜５を気相
成長法により約４０００Ａ成長させる。
次に、第１図（Ｄ）に示すように、公知のフォトエツチ
ング技術により、ＭＮＯ８型トランジスタのゲートとな
り得る部分のみを残すように、ポリシリコン膜５．窒化
シリコン膜４．薄い酸化シリコン膜３を順次エツチング
する。その後イオン打ち込み法によってリンを打ち込み
（１００ｋｅＶ。
ング技術により、ＭＮＯ８型トランジスタのゲートとな
り得る部分のみを残すように、ポリシリコン膜５．窒化
シリコン膜４．薄い酸化シリコン膜３を順次エツチング
する。その後イオン打ち込み法によってリンを打ち込み
（１００ｋｅＶ。
２Ｘ １０”ｍ−２） 、ＭＮＯ８型トランジスタのソ
ース６、ドレイン７、ＭＯ５型トランジスタのソース１
２．ドレイン１３を同時に形成する。
ース６、ドレイン７、ＭＯ５型トランジスタのソース１
２．ドレイン１３を同時に形成する。
次に第１図（Ｅ）に示すように、公知の写真製版技術に
よってフォトレジスト１４を約１５００ＯＡの厚さでＭ
Ｏ３型トランジスタ上に選択的に形成し、その後水素イ
オン１５を注入する。本実施例では水素イオンとしてＨ
２＋イオンを用い、加速エネルギー２０ｋｅＶ、注入量
５Ｘ１０ｃｍ−とじた。
よってフォトレジスト１４を約１５００ＯＡの厚さでＭ
Ｏ３型トランジスタ上に選択的に形成し、その後水素イ
オン１５を注入する。本実施例では水素イオンとしてＨ
２＋イオンを用い、加速エネルギー２０ｋｅＶ、注入量
５Ｘ１０ｃｍ−とじた。
次に第１図（Ｆ）に示すように、フォトレジスト１４を
除去し、公知の化学的気相成長法により酸化シリコン膜
８を約８０００Ａの厚さで全面に被着した後、ＭＮＯ３
型トランジスタのソース６゜ドレイン７、ＭＮＯ３型ト
ランジスタのゲート電極であるポリシリコン膜５、ＭＯ
８型トランジスタのソース１２．ドレイン１３、ＭＯ８
型トランジスタのゲート電極であるポリシリコン膜１１
のそれぞれ上部を公知のフォトエツチング技術により部
分的に開孔し、アルミニウム電極９を形成する。なお、
ポリシリコン膜５．ポリシリコン膜１１とアルミニウム
電極９とのコンタクト部はこの断面位置にないので、図
示を省略している。
除去し、公知の化学的気相成長法により酸化シリコン膜
８を約８０００Ａの厚さで全面に被着した後、ＭＮＯ３
型トランジスタのソース６゜ドレイン７、ＭＮＯ３型ト
ランジスタのゲート電極であるポリシリコン膜５、ＭＯ
８型トランジスタのソース１２．ドレイン１３、ＭＯ８
型トランジスタのゲート電極であるポリシリコン膜１１
のそれぞれ上部を公知のフォトエツチング技術により部
分的に開孔し、アルミニウム電極９を形成する。なお、
ポリシリコン膜５．ポリシリコン膜１１とアルミニウム
電極９とのコンタクト部はこの断面位置にないので、図
示を省略している。
本実施例では、水素イオン注入のマスクとして約１５０
００Ａのフォトレジスト１４を使用したが、発明者の検
討によれば、フォトレジストがこの厚さであれば、２０
ｋｅＶのエネルギーをもつ水素イオンの透過を十分阻止
することができる。
００Ａのフォトレジスト１４を使用したが、発明者の検
討によれば、フォトレジストがこの厚さであれば、２０
ｋｅＶのエネルギーをもつ水素イオンの透過を十分阻止
することができる。
よって、ＭＯ８型トランジスタ上に選択的に形成された
フォトレジスト１４により、酸化シリコン膜１０への水
素イオン１５の注入が阻止され、酸化シリコン膜１０の
水素による劣化を防ぐことができる。また、水素イオン
１５は、窒化シリコン膜４、Ｐ形シリコン基板１と薄い
酸化シリコン膜３との界面に到達するため、ＭＮＯ３型
トランジスタの記憶保持特性の回復も同時に実現するこ
とができる。
フォトレジスト１４により、酸化シリコン膜１０への水
素イオン１５の注入が阻止され、酸化シリコン膜１０の
水素による劣化を防ぐことができる。また、水素イオン
１５は、窒化シリコン膜４、Ｐ形シリコン基板１と薄い
酸化シリコン膜３との界面に到達するため、ＭＮＯ３型
トランジスタの記憶保持特性の回復も同時に実現するこ
とができる。
本発明の第二の実施例について、第２図を用いて詳細に
説明する ＭＮＯ８型トランジスタのソース６、ドレイン７、ＭＯ
８型トランジスタのソース１２．ドレイン１３の形成ま
では、実施例１と同じ手順で実施する。
説明する ＭＮＯ８型トランジスタのソース６、ドレイン７、ＭＯ
８型トランジスタのソース１２．ドレイン１３の形成ま
では、実施例１と同じ手順で実施する。
次に第２図（Ａ）に示すように、窒化シリコン膜２０を
形成する。本実施例の場合、窒化シリコン膜２０は、ジ
クロルシラン（ＳｉＨ２Ｃ１２）とアンモニア（ＮＨ３
）との化学反応にもとづ（気相成長法により、ＮＨ３／
Ｓ ｉＨ，、Ｃ１２＝９，７５０℃の条件下で８００Ａ
形成した。それから、窒化シリコン膜２０をＭＯ８型ト
ランジスタ上にのみ残るように、公知のフォトエツチン
グ技術でエツチングする。その後水素イオン１６を、加
速エネルギー４０ｋｅＶ、注入量５Ｘ１０ｃｌＩ＋ で
注入する。
形成する。本実施例の場合、窒化シリコン膜２０は、ジ
クロルシラン（ＳｉＨ２Ｃ１２）とアンモニア（ＮＨ３
）との化学反応にもとづ（気相成長法により、ＮＨ３／
Ｓ ｉＨ，、Ｃ１２＝９，７５０℃の条件下で８００Ａ
形成した。それから、窒化シリコン膜２０をＭＯ８型ト
ランジスタ上にのみ残るように、公知のフォトエツチン
グ技術でエツチングする。その後水素イオン１６を、加
速エネルギー４０ｋｅＶ、注入量５Ｘ１０ｃｌＩ＋ で
注入する。
水素イオン注入後、第２図（Ｂ）に示すように、公知の
化学的気相成長法で酸化シリコン膜８を約８００ＯＡの
厚さで全面に被着した後、ＭＮＯ３型トランジスタのソ
ース６、ドレイン７、ＭＮＯ３型トランジスタのゲート
電極であるポリシリコン膜５、ＭＯ３型トランジスタの
ソース１２．ドレイン１３、ＭＯ８型トランジスタのゲ
ート電極であるポリシリコン膜１１のそれぞれ上部を公
知のフォトエツチング技術により部分的に開孔し、アル
ミニウム電極９を形成する。なお、ポリシリコン膜５．
ポリシリコン膜１１とアルミニウム電極９とのコンタク
ト部はこの断面にないため、その図示を省略している。
化学的気相成長法で酸化シリコン膜８を約８００ＯＡの
厚さで全面に被着した後、ＭＮＯ３型トランジスタのソ
ース６、ドレイン７、ＭＮＯ３型トランジスタのゲート
電極であるポリシリコン膜５、ＭＯ３型トランジスタの
ソース１２．ドレイン１３、ＭＯ８型トランジスタのゲ
ート電極であるポリシリコン膜１１のそれぞれ上部を公
知のフォトエツチング技術により部分的に開孔し、アル
ミニウム電極９を形成する。なお、ポリシリコン膜５．
ポリシリコン膜１１とアルミニウム電極９とのコンタク
ト部はこの断面にないため、その図示を省略している。
本実施例では、水素イオン注入のマスクとして約８００
Ａの厚さの窒化シリコン膜２０を使用したが、発明者の
検討によれば８００Ａ程度の厚さの窒化シリコン膜であ
っても４０ｋｅＶのエネルギーの水素イオンを十分阻止
することができる。
Ａの厚さの窒化シリコン膜２０を使用したが、発明者の
検討によれば８００Ａ程度の厚さの窒化シリコン膜であ
っても４０ｋｅＶのエネルギーの水素イオンを十分阻止
することができる。
よって、ＭＯ３型トランジスタ上に選択的に形成された
窒化シリコン膜２０により、酸化シリコン膜１０への水
素イオン１６の注入が阻止され、酸化シリコン膜１０の
水素イオン１６による劣化を防ぐことができる。また、
水素イオン１６は、窒化シリコン膜４、Ｐ形シリコン基
板１と薄い酸化シリコン膜３の界面に到達するため、Ｍ
ＮＯ５型トランジスタの記憶保持特性の回復も同時に実
現できる。
窒化シリコン膜２０により、酸化シリコン膜１０への水
素イオン１６の注入が阻止され、酸化シリコン膜１０の
水素イオン１６による劣化を防ぐことができる。また、
水素イオン１６は、窒化シリコン膜４、Ｐ形シリコン基
板１と薄い酸化シリコン膜３の界面に到達するため、Ｍ
ＮＯ５型トランジスタの記憶保持特性の回復も同時に実
現できる。
窒化シリコン膜はフォトレジストに比べて水素イオンが
通過しにくい。そのため、窒化シリコン膜を水素イオン
注入のマスクとして使用すると、フォトレジストをマス
クとして使用する場合に比べて、より確実に水素イオン
の選択的な注入が行える。また水素イオン注入時の加速
エネルギー注入量についてもより広範囲に選択すること
ができ、水素イオン注入によるＭＮＯ８型トランジスタ
の記憶保持特性の改善がより容易に行える。
通過しにくい。そのため、窒化シリコン膜を水素イオン
注入のマスクとして使用すると、フォトレジストをマス
クとして使用する場合に比べて、より確実に水素イオン
の選択的な注入が行える。また水素イオン注入時の加速
エネルギー注入量についてもより広範囲に選択すること
ができ、水素イオン注入によるＭＮＯ８型トランジスタ
の記憶保持特性の改善がより容易に行える。
なお、上記二つの実施例では、ｎチャンネルＳｉゲート
プロセスについてのみ説明したが、Ｐチャンネル−８ｉ
ゲートプロセス、ＣＭＯ８−８ｉゲートプロセスにおい
ても同様の効果が得られることはいうまでもない。
プロセスについてのみ説明したが、Ｐチャンネル−８ｉ
ゲートプロセス、ＣＭＯ８−８ｉゲートプロセスにおい
ても同様の効果が得られることはいうまでもない。
さらに上記二つの実施例では、メモリートランジスタと
してＭＮＯ８型トランジスタを使用しているが、酸化シ
リコン膜、窒化シリコン膜、酸化シリコン膜、電極を順
次積層したゲートをもつＭＯＮＯ８（Ｍｅｔａ ｌ−０
ｘｉｄｅ−Ｎｉｔｒ ｉｄｅ−Ｏｘｉｄｅ−５ｅｍｉｃ
ｏｎｄｕｃｔｏｒ ）型トランジスタをメモリートラン
ジスタとして使用しても同様の効果が得られる。
してＭＮＯ８型トランジスタを使用しているが、酸化シ
リコン膜、窒化シリコン膜、酸化シリコン膜、電極を順
次積層したゲートをもつＭＯＮＯ８（Ｍｅｔａ ｌ−０
ｘｉｄｅ−Ｎｉｔｒ ｉｄｅ−Ｏｘｉｄｅ−５ｅｍｉｃ
ｏｎｄｕｃｔｏｒ ）型トランジスタをメモリートラン
ジスタとして使用しても同様の効果が得られる。
また、本実施例では水素イオンとしてＨ２＋イオンを用
いたが、Ｈ”、Ｈ３＋イオンなどのイオンを用いても同
様な効果が得られる。
いたが、Ｈ”、Ｈ３＋イオンなどのイオンを用いても同
様な効果が得られる。
発明の効果
本発明は、ＭＮＯ８型トランジスタとＭＯ８型トランジ
スタが同一の半導体基板上にある半導体記憶装置の製造
方法において、ＭＮＯ８型トランジスタのみ水素イオン
を選択的に導入するため、ＭＮＯ８型トランジスタの記
憶保持特性の向上と、ＭＯ８型トランジスタの信頼性の
向上とを同時に実現でき、ＭＮＯ８型トランジスタとＭ
Ｏ３型トランジスタとが同一基板上にある半導体記憶装
置の高信頼性化に太き（寄与するものである。
スタが同一の半導体基板上にある半導体記憶装置の製造
方法において、ＭＮＯ８型トランジスタのみ水素イオン
を選択的に導入するため、ＭＮＯ８型トランジスタの記
憶保持特性の向上と、ＭＯ８型トランジスタの信頼性の
向上とを同時に実現でき、ＭＮＯ８型トランジスタとＭ
Ｏ３型トランジスタとが同一基板上にある半導体記憶装
置の高信頼性化に太き（寄与するものである。
第１図（Ａ）〜（Ｆ）は本発明の半導体記憶装置の製造
方法における第１の実施例を説明するための工程順断面
図、第２図（Ａ）、（Ｂ）は本発明の半導体装置の製造
方法における第２の実施例を説明するための断面図、第
３図は従来のＭＮＯ３型トランジスタの製造方法を説明
するための断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・薄い酸化シリコン膜、４・
・・・・・窒化シリコン膜、５・・・・・・ポリシリコ
ン膜、６・・・・・・ソース、７・・・・・・ドレイン
、８・・・−・・酸化シリコン膜、９・・・・・・アル
ミニウム電極、１０・・・・・・酸化シリコン膜、１１
・・・・・・ポリシリコン膜、１２・・・・・・ソース
、１３・・・・・・ドレイン、１４・・・・・・フォト
レジスト、１５・・・・・・水素イオン、１６・・・・
・・水素イオン、２０・・・・・・窒化シ」コン膜。 代理人の氏名 弁理士 粟野重孝 ほか１名！ Ｐ覧シリコン基核 りＩＩ ホ９リシリコ／緩 １！ 未拳イオン 第 図 ソース
方法における第１の実施例を説明するための工程順断面
図、第２図（Ａ）、（Ｂ）は本発明の半導体装置の製造
方法における第２の実施例を説明するための断面図、第
３図は従来のＭＮＯ３型トランジスタの製造方法を説明
するための断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・薄い酸化シリコン膜、４・
・・・・・窒化シリコン膜、５・・・・・・ポリシリコ
ン膜、６・・・・・・ソース、７・・・・・・ドレイン
、８・・・−・・酸化シリコン膜、９・・・・・・アル
ミニウム電極、１０・・・・・・酸化シリコン膜、１１
・・・・・・ポリシリコン膜、１２・・・・・・ソース
、１３・・・・・・ドレイン、１４・・・・・・フォト
レジスト、１５・・・・・・水素イオン、１６・・・・
・・水素イオン、２０・・・・・・窒化シ」コン膜。 代理人の氏名 弁理士 粟野重孝 ほか１名！ Ｐ覧シリコン基核 りＩＩ ホ９リシリコ／緩 １！ 未拳イオン 第 図 ソース
Claims (2)
- （１）半導体基板上に第１の絶縁膜を形成する工程と、
前記絶縁膜上に第１の導電膜を形成する工程と、前記半
導体基板上に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３
の絶縁膜上に第２の導電膜を形成する工程と、前記第２
の導電膜、前記第２の絶縁膜と前記第３の絶縁膜の所定
領域をエッチング除去して前記半導体基板表面を露出す
る工程と、前記第２の導電膜に選択的に水素を注入する
工程とを備えていることを特徴とする半導体記憶装置の
製造方法。 - （２）第３の絶縁膜が窒化シリコン膜と酸化シリコン膜
とをこの順番に積層した膜であることを特徴とする請求
項１に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123448A JPH0423363A (ja) | 1990-05-14 | 1990-05-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123448A JPH0423363A (ja) | 1990-05-14 | 1990-05-14 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423363A true JPH0423363A (ja) | 1992-01-27 |
Family
ID=14860860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123448A Pending JPH0423363A (ja) | 1990-05-14 | 1990-05-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423363A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793574A (en) * | 1980-12-02 | 1982-06-10 | Toshiba Corp | Manufacture of mis type semiconductor device |
| JPS5884460A (ja) * | 1981-11-13 | 1983-05-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS58223370A (ja) * | 1982-06-21 | 1983-12-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS603159A (ja) * | 1983-06-21 | 1985-01-09 | Matsushita Electronics Corp | 不揮発性記憶装置の製造方法 |
| JPS61241966A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-05-14 JP JP2123448A patent/JPH0423363A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793574A (en) * | 1980-12-02 | 1982-06-10 | Toshiba Corp | Manufacture of mis type semiconductor device |
| JPS5884460A (ja) * | 1981-11-13 | 1983-05-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS58223370A (ja) * | 1982-06-21 | 1983-12-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS603159A (ja) * | 1983-06-21 | 1985-01-09 | Matsushita Electronics Corp | 不揮発性記憶装置の製造方法 |
| JPS61241966A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
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