JPS647511B2 - - Google Patents
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- Publication number
- JPS647511B2 JPS647511B2 JP53103945A JP10394578A JPS647511B2 JP S647511 B2 JPS647511 B2 JP S647511B2 JP 53103945 A JP53103945 A JP 53103945A JP 10394578 A JP10394578 A JP 10394578A JP S647511 B2 JPS647511 B2 JP S647511B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- polycrystalline
- gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、MNOS（金属−窒化膜−酸化膜−半
導体）型不揮発性記憶装置の製造法に関するもの
である。従来のMNOS型不揮発性記憶装置は主
にAlゲートで形成されている。この理由は、Al
ゲートプロセスを用いることにより、MNOS構
造のＮ−Ｏに相当する窒化膜−酸化膜の部分を形
成したのちに、記憶の保持特性を劣化させるよう
な高温のアニールを行なわなくてよいからであ
る。しかし、本発明者は先にAlゲートにかえて、
Siゲートにすることにより、従来とは異なる最適
なセル構造を示した。（特願昭52−123479）本発
明は、このセル構造を有効に形成する製造法を与
えることを目的としたものである。
導体）型不揮発性記憶装置の製造法に関するもの
である。従来のMNOS型不揮発性記憶装置は主
にAlゲートで形成されている。この理由は、Al
ゲートプロセスを用いることにより、MNOS構
造のＮ−Ｏに相当する窒化膜−酸化膜の部分を形
成したのちに、記憶の保持特性を劣化させるよう
な高温のアニールを行なわなくてよいからであ
る。しかし、本発明者は先にAlゲートにかえて、
Siゲートにすることにより、従来とは異なる最適
なセル構造を示した。（特願昭52−123479）本発
明は、このセル構造を有効に形成する製造法を与
えることを目的としたものである。
従来のAlゲートMNOS素子の記憶セルは、第
１図に示すように、tri−gate（３ゲート）構造と
なつており、同一のAl電極１で、中央部の
MNOS２、およびこれに直列に両側にエンハン
スメントモードMOS３を構成している。このた
め、読出し時には、３つのゲートを同時にアクセ
スすることになり、(1)負荷容量が３素子のゲート
容量の和となる、(2)読出し電圧がMNOS素子の
ゲートにも加わるため、蓄積された情報の消失が
生じる、などの欠点があつた。なお、同図中、４
は窒化膜、５は酸化膜、６は拡散層（ソース、ド
レイン）、７はSi基板である。このような欠点を
改善するため、先に述べたようにセル構造を検討
し、最適なセル構造として、第２図に示すよう
に、SiゲートのMNOS１１とSiゲートのMOS１
２を直列に別のゲートで形成した構造を提案し
た。このようにすることにより、読出し時は、上
記MOSのゲートのみをアクセスするため、(1)負
荷容量は、MOSのゲート容量のみとなり、(2)読
出し電圧は、MNOSのゲート電極には印加され
ないため、読出しによる情報の消失は生じない。
１図に示すように、tri−gate（３ゲート）構造と
なつており、同一のAl電極１で、中央部の
MNOS２、およびこれに直列に両側にエンハン
スメントモードMOS３を構成している。このた
め、読出し時には、３つのゲートを同時にアクセ
スすることになり、(1)負荷容量が３素子のゲート
容量の和となる、(2)読出し電圧がMNOS素子の
ゲートにも加わるため、蓄積された情報の消失が
生じる、などの欠点があつた。なお、同図中、４
は窒化膜、５は酸化膜、６は拡散層（ソース、ド
レイン）、７はSi基板である。このような欠点を
改善するため、先に述べたようにセル構造を検討
し、最適なセル構造として、第２図に示すよう
に、SiゲートのMNOS１１とSiゲートのMOS１
２を直列に別のゲートで形成した構造を提案し
た。このようにすることにより、読出し時は、上
記MOSのゲートのみをアクセスするため、(1)負
荷容量は、MOSのゲート容量のみとなり、(2)読
出し電圧は、MNOSのゲート電極には印加され
ないため、読出しによる情報の消失は生じない。
ただし、このような２素子／ビツトのセル構造
を構成するためには、MOSおよびMNOS素子の
ゲート電圧を考慮すると、一般的には、第３図の
ような構造をとらざるを得ない。このような構造
は、まずMOS構造を形成したのち、ホトマスク
を用いてゲート膜２０の一部をエツチング除去し
て、電荷のトンネル可能な膜厚を有する酸化膜１
４を形成し、窒化膜１５、多結晶Si１６を形成す
ることによつて形成される。しかし、この方法
は、MNOSのゲートとMOSのゲートが短絡しな
いように、あるいはゲート間の容量が増加しない
ようにするため、十分なマスク合せ余裕が必要で
ある。本発明は、従来の製造方法の有する上記ゲ
ート膜の一部をホトエツチングにより除去する工
程の省略、かつ、マスク合せ余裕の減少を行なつ
て、製造工程を著るしく簡略化し、同時に特性の
極めてすぐれた素子の形成を可能とするものであ
る。
を構成するためには、MOSおよびMNOS素子の
ゲート電圧を考慮すると、一般的には、第３図の
ような構造をとらざるを得ない。このような構造
は、まずMOS構造を形成したのち、ホトマスク
を用いてゲート膜２０の一部をエツチング除去し
て、電荷のトンネル可能な膜厚を有する酸化膜１
４を形成し、窒化膜１５、多結晶Si１６を形成す
ることによつて形成される。しかし、この方法
は、MNOSのゲートとMOSのゲートが短絡しな
いように、あるいはゲート間の容量が増加しない
ようにするため、十分なマスク合せ余裕が必要で
ある。本発明は、従来の製造方法の有する上記ゲ
ート膜の一部をホトエツチングにより除去する工
程の省略、かつ、マスク合せ余裕の減少を行なつ
て、製造工程を著るしく簡略化し、同時に特性の
極めてすぐれた素子の形成を可能とするものであ
る。
まず、第４図ａに示すように、第１層目の少く
ともリンを1020cm-3以上含む多結晶Siからなる
MOSのゲート１９を構成する。つぎに、これを
マスクとして基板Si１８上の第１のゲート酸化膜
２１を選択的にエツチング除去し、基板表面を露
出させる。この後、600〜1000℃の範囲でウエツ
トな雰囲気で所定の酸化を行い、第４図ｂに示す
ように、上記露出したSi基板表面上に形成される
酸化膜２１の膜厚が上記リンをドープした第１の
多結晶Siゲート電極１９上に形成される酸化膜２
２の膜厚の少なくとも80％以下、好ましくは50％
以下になるように酸化膜を形成する。このような
酸化膜は、たとえばウエツトな雰囲気で850℃、
20分間酸化を行なうことによつて形成される。
ともリンを1020cm-3以上含む多結晶Siからなる
MOSのゲート１９を構成する。つぎに、これを
マスクとして基板Si１８上の第１のゲート酸化膜
２１を選択的にエツチング除去し、基板表面を露
出させる。この後、600〜1000℃の範囲でウエツ
トな雰囲気で所定の酸化を行い、第４図ｂに示す
ように、上記露出したSi基板表面上に形成される
酸化膜２１の膜厚が上記リンをドープした第１の
多結晶Siゲート電極１９上に形成される酸化膜２
２の膜厚の少なくとも80％以下、好ましくは50％
以下になるように酸化膜を形成する。このような
酸化膜は、たとえばウエツトな雰囲気で850℃、
20分間酸化を行なうことによつて形成される。
つぎに、全面酸化膜エツチを行ない、上記Si基
板１８上の酸化膜２１を完全に除去して基板表面
を露出させる。上記多結晶Si１９上の酸化膜２２
は、Si基板表面に被着されていた酸化膜２１より
厚いので、全部は除去されず、第４図ｃに示すよ
うに、やや薄い酸化膜２２′として多結晶Si１９
を覆う。
板１８上の酸化膜２１を完全に除去して基板表面
を露出させる。上記多結晶Si１９上の酸化膜２２
は、Si基板表面に被着されていた酸化膜２１より
厚いので、全部は除去されず、第４図ｃに示すよ
うに、やや薄い酸化膜２２′として多結晶Si１９
を覆う。
第４図ｄに示すように上記露出したSi基板表面
に電荷がトンネル可能な膜厚の酸化膜２３を形成
したのち、窒化膜２４、第２の多結晶Siゲート２
５を順次被着した。このような方法をとることに
より、先に述べたように、ホトエツチング工程を
省略し、マスク合せ余裕を小さくすることができ
る。さらに本発明によれば、第１の多結晶Si１９
と第２多結晶Si２５を重ねてさらに小さいセルを
得ることができ、さらにその場合、層間の耐圧を
高く、容量を小さくできるため、LSI（大規模集
積回路）を構成する場合、非常に都合がよい。ま
た、第１層多結晶Si１９のまわりのみ厚い酸化膜
２２′で覆うことができるため、薄い酸化膜２３
形成前の前洗浄（Siエツチなどを行なう場合があ
る）などからこの多結晶Si層１９を保護すること
ができるので、特性上非常に好ましい。
に電荷がトンネル可能な膜厚の酸化膜２３を形成
したのち、窒化膜２４、第２の多結晶Siゲート２
５を順次被着した。このような方法をとることに
より、先に述べたように、ホトエツチング工程を
省略し、マスク合せ余裕を小さくすることができ
る。さらに本発明によれば、第１の多結晶Si１９
と第２多結晶Si２５を重ねてさらに小さいセルを
得ることができ、さらにその場合、層間の耐圧を
高く、容量を小さくできるため、LSI（大規模集
積回路）を構成する場合、非常に都合がよい。ま
た、第１層多結晶Si１９のまわりのみ厚い酸化膜
２２′で覆うことができるため、薄い酸化膜２３
形成前の前洗浄（Siエツチなどを行なう場合があ
る）などからこの多結晶Si層１９を保護すること
ができるので、特性上非常に好ましい。
実施例 １
第５図に示すように、Ｐ（100）Si基板１８上に
所定の素子間分離などの工程の後約75nmのSiO2
を形成し、この上に第１の多結晶Si１９を気相成
長法により形成し、多結晶Si全面POCl3をソース
ガスとする拡散法により（Ｐ）を拡散させた。こ
の場合のＰの濃度は、約５×1020cm-3であつた。
この後、ホトエツチングにより、第１層多結晶Si
を加工し、これをマスクとしてゲート酸化膜を選
択的にエツチングした。この後、ウエツトな雰囲
気で850℃20分の酸化を行ない、露出したSi基板
表面上に約40nm、多結晶Si上に約200nmのSiO2
膜を形成した。この後、Si基板表面上のSiO2膜
をエツチング除去した。この時、多結晶Si上に
は、約120nmの酸化膜が残つた。この後この多結
晶Si１９上の酸化膜をマスクとして、露出したSi
基板の表面をNH3−H2O2およびHCl−H2O2を含
むエツチ液で軽くエツチングしたのち、約2nmの
薄い酸化膜２３をN2希釈O2中で850℃20分の酸化
により形成し、引き続いて、気相成長法により、
Si3N4膜２４を約50nm形成した。この後、多結
晶Siを約40nm堆積後、ホトエツチングにより加
工し第２層（第２の）多結晶Siゲート２５を形成
した。引き続いて、第２層多結晶Si２５をマスク
として、１×1016cm-2、90keVでＰイオンを打込
みソース、ドレイン拡散層２６を形成した。この
際、第１層の多結晶Si１９は、すでにＰがドープ
され、結晶粒が増大しているため、Ｐイオンの打
込みにより、第１層ゲート１９下のSi基板表面２
７にＰが打込まれる危険があるが、本発明によれ
ば、第１層多結晶Si１９上は、約120nmのSiO2２
２″と50nmのSi3N4膜２４で覆われているため、
上の危険性はない。この後、通常のMOSプロセ
ス工程とほぼ同様の工程を行つたのち、ソース、
ドレイン２６、あるいは第１，第２多結晶Si層な
どとAl配線２８の接続を行なつた。以上の方法
により、セル面積を、従来のAlゲートに比べ約
30％、第３図に示す装置に比べ約10％減少した。
所定の素子間分離などの工程の後約75nmのSiO2
を形成し、この上に第１の多結晶Si１９を気相成
長法により形成し、多結晶Si全面POCl3をソース
ガスとする拡散法により（Ｐ）を拡散させた。こ
の場合のＰの濃度は、約５×1020cm-3であつた。
この後、ホトエツチングにより、第１層多結晶Si
を加工し、これをマスクとしてゲート酸化膜を選
択的にエツチングした。この後、ウエツトな雰囲
気で850℃20分の酸化を行ない、露出したSi基板
表面上に約40nm、多結晶Si上に約200nmのSiO2
膜を形成した。この後、Si基板表面上のSiO2膜
をエツチング除去した。この時、多結晶Si上に
は、約120nmの酸化膜が残つた。この後この多結
晶Si１９上の酸化膜をマスクとして、露出したSi
基板の表面をNH3−H2O2およびHCl−H2O2を含
むエツチ液で軽くエツチングしたのち、約2nmの
薄い酸化膜２３をN2希釈O2中で850℃20分の酸化
により形成し、引き続いて、気相成長法により、
Si3N4膜２４を約50nm形成した。この後、多結
晶Siを約40nm堆積後、ホトエツチングにより加
工し第２層（第２の）多結晶Siゲート２５を形成
した。引き続いて、第２層多結晶Si２５をマスク
として、１×1016cm-2、90keVでＰイオンを打込
みソース、ドレイン拡散層２６を形成した。この
際、第１層の多結晶Si１９は、すでにＰがドープ
され、結晶粒が増大しているため、Ｐイオンの打
込みにより、第１層ゲート１９下のSi基板表面２
７にＰが打込まれる危険があるが、本発明によれ
ば、第１層多結晶Si１９上は、約120nmのSiO2２
２″と50nmのSi3N4膜２４で覆われているため、
上の危険性はない。この後、通常のMOSプロセ
ス工程とほぼ同様の工程を行つたのち、ソース、
ドレイン２６、あるいは第１，第２多結晶Si層な
どとAl配線２８の接続を行なつた。以上の方法
により、セル面積を、従来のAlゲートに比べ約
30％、第３図に示す装置に比べ約10％減少した。
第１図乃至第３図は従来の半導体装置の構造を
示す図、第４図は本発明を説明するための工程
図、第５図は本発明によつて形成された半導体装
置の一例を示す図である。 ７，１０，１８：半導体基板、１９，２５：多
結晶Si層、２２″，２３：SiO2層、２４：Si3N4
層。
示す図、第４図は本発明を説明するための工程
図、第５図は本発明によつて形成された半導体装
置の一例を示す図である。 ７，１０，１８：半導体基板、１９，２５：多
結晶Si層、２２″，２３：SiO2層、２４：Si3N4
層。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む不揮発性記憶装置の製造方
法。 (1) 半導体基板の表面上にSiO2膜を形成する工
程。 (2) 上記SiO2膜上の所望部分に、高濃度不純物
を有する多結晶Siから成り所望の形状を有する
第１のゲート電極を形成する工程。 (3) 上記第１のゲート電極をマスクにして、上記
SiO2膜の露出された部分を除去する工程。 (4) 酸化性雰囲気中で熱処理を行つて上記半導体
基板の露出された表面上に薄いSiO2膜、およ
び上記第１のゲート電極を覆う厚いSiO2膜を
それぞれ形成する工程。 (5) 上記厚いSiO2膜を残して上記薄いSiO2膜を
除去する工程。 (6) 上記半導体基板の露出された表面上に電荷が
トンネル可能な膜厚のSiO2膜を形成する工程。 (7) Si3N4膜を全面に被着する工程。 (8) 上記Si3N4膜上の所望部分に、所望の形状を
有する第２のゲート電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10394578A JPS5530845A (en) | 1978-08-28 | 1978-08-28 | Method for manufacturing fixed memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10394578A JPS5530845A (en) | 1978-08-28 | 1978-08-28 | Method for manufacturing fixed memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530845A JPS5530845A (en) | 1980-03-04 |
| JPS647511B2 true JPS647511B2 (ja) | 1989-02-09 |
Family
ID=14367570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10394578A Granted JPS5530845A (en) | 1978-08-28 | 1978-08-28 | Method for manufacturing fixed memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5530845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05185440A (ja) * | 1991-12-12 | 1993-07-27 | Matsushita Refrig Co Ltd | 連続気泡硬質ウレタンフォーム製造装置および断熱体の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60121772A (ja) * | 1983-12-05 | 1985-06-29 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
| JPH0630391B2 (ja) * | 1984-09-05 | 1994-04-20 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360182A (en) * | 1976-11-11 | 1978-05-30 | Sony Corp | Non-volatile memory transistor |
| JPS6042632B2 (ja) * | 1978-02-07 | 1985-09-24 | ソニー株式会社 | 半導体装置 |
-
1978
- 1978-08-28 JP JP10394578A patent/JPS5530845A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05185440A (ja) * | 1991-12-12 | 1993-07-27 | Matsushita Refrig Co Ltd | 連続気泡硬質ウレタンフォーム製造装置および断熱体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530845A (en) | 1980-03-04 |
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