JPH04234221A - 多重入力ｍｏｓ論理回路及びｃｍｏｓ論理回路 - Google Patents
多重入力ｍｏｓ論理回路及びｃｍｏｓ論理回路Info
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- JPH04234221A JPH04234221A JP3149829A JP14982991A JPH04234221A JP H04234221 A JPH04234221 A JP H04234221A JP 3149829 A JP3149829 A JP 3149829A JP 14982991 A JP14982991 A JP 14982991A JP H04234221 A JPH04234221 A JP H04234221A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理サーキットリー（
回路組み合わせ）分野での、特に多重入力ＣＭＯＳ論理
回路に関するものである。
回路組み合わせ）分野での、特に多重入力ＣＭＯＳ論理
回路に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ設計の際に、多重入力論理回路
は通常、基本論理回路を少数の入力でカスケードするこ
とによってアセンブルされる。例えば、図１では３２個
の入力を備えた従来技術のＡＮＤゲートが１１個の４入
力ＡＮＤゲートを用いて実施されている。従来のＣＭＯ
Ｓ論理回路は、わずかの数の入力、典型的には５又はそ
れ以下に限定される。それ以上の数が加えられるときは
、入力の変化に対する回路応答の遅延を犠牲にするにす
ぎない。結果として、トランジスタの総計数と多重入力
ＣＭＯＳ回路が占有する実領域が必要な入力数に従って
ほぼ幾何学的に増加する。
は通常、基本論理回路を少数の入力でカスケードするこ
とによってアセンブルされる。例えば、図１では３２個
の入力を備えた従来技術のＡＮＤゲートが１１個の４入
力ＡＮＤゲートを用いて実施されている。従来のＣＭＯ
Ｓ論理回路は、わずかの数の入力、典型的には５又はそ
れ以下に限定される。それ以上の数が加えられるときは
、入力の変化に対する回路応答の遅延を犠牲にするにす
ぎない。結果として、トランジスタの総計数と多重入力
ＣＭＯＳ回路が占有する実領域が必要な入力数に従って
ほぼ幾何学的に増加する。
【０００３】ＣＭＯＳ論理を実行するためにわずかの数
の入力を備えた多重回路素子を使用することが必要なの
で、超大規模集積サーキットリー（ＶＬＳＩＣ）の設計
と製造に技術的な限界が生じる結果となる。多重入力Ｃ
ＭＯＳ論理が単一基本形状から構成される場合、ＣＭＯ
Ｓ回路密度は十分に改良されることを明確にすべきであ
る。例えば、多重入力ＣＭＯＳ回路は図１の３２個の入
力ＡＮＤゲートを単一基本回路素子で実施しており、そ
の結果は図２のＡＮＤゲートになる。明らかに、図２の
ＡＮＤゲートは、基本要素に必要なスイッチング及びイ
ンタフェースサーキットリーのセットを１１から１に減
少することによって、回路密度を図１のそれよりも実質
的に高めるものである。
の入力を備えた多重回路素子を使用することが必要なの
で、超大規模集積サーキットリー（ＶＬＳＩＣ）の設計
と製造に技術的な限界が生じる結果となる。多重入力Ｃ
ＭＯＳ論理が単一基本形状から構成される場合、ＣＭＯ
Ｓ回路密度は十分に改良されることを明確にすべきであ
る。例えば、多重入力ＣＭＯＳ回路は図１の３２個の入
力ＡＮＤゲートを単一基本回路素子で実施しており、そ
の結果は図２のＡＮＤゲートになる。明らかに、図２の
ＡＮＤゲートは、基本要素に必要なスイッチング及びイ
ンタフェースサーキットリーのセットを１１から１に減
少することによって、回路密度を図１のそれよりも実質
的に高めるものである。
【０００４】
【発明が解決しようとする課題】従って、本発明の主要
目的は単一セットの入出力サーキットリーで全て複数の
入力ＣＭＯＳ信号を受信し、論理関数を実行し、そして
論理関数出力を表わす出力ＣＭＯＳ信号を提供できる多
重入力ＣＭＯＳ論理回路を提供することである。
目的は単一セットの入出力サーキットリーで全て複数の
入力ＣＭＯＳ信号を受信し、論理関数を実行し、そして
論理関数出力を表わす出力ＣＭＯＳ信号を提供できる多
重入力ＣＭＯＳ論理回路を提供することである。
【０００６】この目的の達成に付随する利益は、単一基
本的論理デバイス構成を備えた多重入力ＣＭＯＳ論理関
数の実現である。
本的論理デバイス構成を備えた多重入力ＣＭＯＳ論理関
数の実現である。
【０００７】
【課題を解決するための手段】本発明では、ノード間に
存在する第１の導電状態に応答して不等の信号が実質的
に供給される第１と第２の多重接点ノードを有する不平
衡双安定ＣＭＯＳ入力回路が利用されている。第２の導
電状態に応答して、この入力回路は２つの多重接点ノー
ドで実質的に等しい信号を供給する。相補型ＭＯＳ出力
バッファは、第１の多重接点ノードに接続された第１の
入力部と、第２の多重接点ノードに接続された第２の入
力部とを有する。この出力バッファは、多重接点ノード
信号が不等の場合の第１の状態と多重接点ノード信号が
実質的に等しい場合の第２の状態とを有するＣＭＯＳ論
理信号が与えられる出力部を備える。複数の入力ＣＭＯ
Ｓトランジスタ回路は第１と第２の多重接点ノード間に
わたって並列式に接続される。各入力ＣＭＯＳトランジ
スタ回路は、第１の多重接点ノードに接続された第１の
電流導電端子と、第２の多重接点ノードに接続された第
２の電流導電端子と、さらに本発明の論理回路への複数
のＣＭＯＳ信号入力の一つの状態に応答して第１と第２
の多重接点ノード間に第１又は第２の導電状態を確立す
るための少なくとも一個のゲート端子とを有する。
存在する第１の導電状態に応答して不等の信号が実質的
に供給される第１と第２の多重接点ノードを有する不平
衡双安定ＣＭＯＳ入力回路が利用されている。第２の導
電状態に応答して、この入力回路は２つの多重接点ノー
ドで実質的に等しい信号を供給する。相補型ＭＯＳ出力
バッファは、第１の多重接点ノードに接続された第１の
入力部と、第２の多重接点ノードに接続された第２の入
力部とを有する。この出力バッファは、多重接点ノード
信号が不等の場合の第１の状態と多重接点ノード信号が
実質的に等しい場合の第２の状態とを有するＣＭＯＳ論
理信号が与えられる出力部を備える。複数の入力ＣＭＯ
Ｓトランジスタ回路は第１と第２の多重接点ノード間に
わたって並列式に接続される。各入力ＣＭＯＳトランジ
スタ回路は、第１の多重接点ノードに接続された第１の
電流導電端子と、第２の多重接点ノードに接続された第
２の電流導電端子と、さらに本発明の論理回路への複数
のＣＭＯＳ信号入力の一つの状態に応答して第１と第２
の多重接点ノード間に第１又は第２の導電状態を確立す
るための少なくとも一個のゲート端子とを有する。
【０００８】本発明のこれらのならびに他の目的と利益
とは、後述される図面を参照した以下の詳細な説明によ
って、理解されるであろう。
とは、後述される図面を参照した以下の詳細な説明によ
って、理解されるであろう。
【実施例】ここで使用される場合、「論理デバイス」と
いう用語は論理関数を具体化する回路構造を示している
。「回路デバイス」という用語を使用することは、論理
デバイスを具体化する回路の基本要素の一つを意味する
。「ＣＭＯＳ」技術用語はよく理解されており、本質的
には集積回路技術に関するもので、その基本構成要素は
相補一対の金属−酸化物−半導体（ＭＯＳ）トランジス
タである。本発明の説明において、回路素子はエンハン
スメントモード（拡張モード）のＰＭＯＳ及びＮＭＯＳ
トランジスタを含むものであるが、しかしながら、本発
明の原理がディプレッションモード（空乏モード）のＣ
ＭＯＳ技術及び他の同種の物を使用してさらに実行でき
る。
いう用語は論理関数を具体化する回路構造を示している
。「回路デバイス」という用語を使用することは、論理
デバイスを具体化する回路の基本要素の一つを意味する
。「ＣＭＯＳ」技術用語はよく理解されており、本質的
には集積回路技術に関するもので、その基本構成要素は
相補一対の金属−酸化物−半導体（ＭＯＳ）トランジス
タである。本発明の説明において、回路素子はエンハン
スメントモード（拡張モード）のＰＭＯＳ及びＮＭＯＳ
トランジスタを含むものであるが、しかしながら、本発
明の原理がディプレッションモード（空乏モード）のＣ
ＭＯＳ技術及び他の同種の物を使用してさらに実行でき
る。
【０００９】本発明は図３（Ａ）のＮＯＲゲートの実施
例において示されている。図３（Ａ）において、不平衡
双安定ＣＭＯＳ入力回路はＰＭＯＳトランジスタＴ１、
Ｔ２及びＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ５とを含
む。トランジスタＴ１、Ｔ２のドレインは、ドレイン電
圧電位ＶＤＤに接続され、一方、それらのソースは、そ
れぞれＮＭＯＳトランジスタＴ３、Ｔ４のドレインに接
続される。トランジスタＴ３、Ｔ４のソースはトランジ
スタＴ５のドレインに共に接続され、トランジスタＴ５
のソースは接地される。ＰＭＯＳトランジスタＴ１、Ｔ
２のゲートは交差接続、即ち、各々は他方のＰＭＯＳト
ランジスタのソースに共に接続される。同様に、ＮＭＯ
ＳトランジスタＴ３、Ｔ４のゲートは他方のＮＭＯＳト
ランジスタのドレインに交差接続され、一方、トランジ
スタＴ５のゲートは、トランジスタＴ４のゲートと共に
トランジスタＴ３のドレインに共に接続される。
例において示されている。図３（Ａ）において、不平衡
双安定ＣＭＯＳ入力回路はＰＭＯＳトランジスタＴ１、
Ｔ２及びＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ５とを含
む。トランジスタＴ１、Ｔ２のドレインは、ドレイン電
圧電位ＶＤＤに接続され、一方、それらのソースは、そ
れぞれＮＭＯＳトランジスタＴ３、Ｔ４のドレインに接
続される。トランジスタＴ３、Ｔ４のソースはトランジ
スタＴ５のドレインに共に接続され、トランジスタＴ５
のソースは接地される。ＰＭＯＳトランジスタＴ１、Ｔ
２のゲートは交差接続、即ち、各々は他方のＰＭＯＳト
ランジスタのソースに共に接続される。同様に、ＮＭＯ
ＳトランジスタＴ３、Ｔ４のゲートは他方のＮＭＯＳト
ランジスタのドレインに交差接続され、一方、トランジ
スタＴ５のゲートは、トランジスタＴ４のゲートと共に
トランジスタＴ３のドレインに共に接続される。
【００１０】トランジスタＴ３のドレインとトランジス
タＴ１のソースへのトランジスタＴ２、Ｔ４、Ｔ５のゲ
ートの共接続部によって第１の多重接点ノードＮ１が形
成される。第２の多重接点ノードＮ２は、トランジスタ
Ｔ２のソース及びトランジスタＴ４のドレインとトラン
ジスタＴ１、Ｔ３のゲートとの共接続部に存在する。
タＴ１のソースへのトランジスタＴ２、Ｔ４、Ｔ５のゲ
ートの共接続部によって第１の多重接点ノードＮ１が形
成される。第２の多重接点ノードＮ２は、トランジスタ
Ｔ２のソース及びトランジスタＴ４のドレインとトラン
ジスタＴ１、Ｔ３のゲートとの共接続部に存在する。
【００１１】ここに述べられた入力回路はロードトラン
ジスタＴ１、Ｔ２とドライバトランジスタＴ３、Ｔ４の
ゲート寸法の選択的変動によって不平衡にされ、その変
動寸法は、ＣＭＯＳトランジスタの上面部の平面概略図
である図４に示される。この平面図はソース拡散７、ド
レイン拡散８及びこのソース拡散並びにドレイン拡散上
に配設されるゲート層９とを示す。周知のように、エン
ハンスメントモードのＭＯＳトランジスタではゲート電
極Ｇでのゲート電圧の印加によって、キャリアが収集さ
れ、且つソースディフュージョンとドレインディフュー
ジョンとの間の半導体基板にゲート９の下側にチャネル
が形成されることになる。チャネルの長さは図４ではＬ
で表わされ、一方ゲート幅はＷで示される。図４のエン
ハンスメントモードのトランジスタ内に流れるソース電
流に対するドレインの比はＷ／Ｌの割合に比例する。こ
れは１９８７年発行のＭｉｌｌｍａｎとＧｒａｂｅｌに
よって著わされた「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ
（マイクロエレクトロニクス）」の１４５頁に明確に示
されている。
ジスタＴ１、Ｔ２とドライバトランジスタＴ３、Ｔ４の
ゲート寸法の選択的変動によって不平衡にされ、その変
動寸法は、ＣＭＯＳトランジスタの上面部の平面概略図
である図４に示される。この平面図はソース拡散７、ド
レイン拡散８及びこのソース拡散並びにドレイン拡散上
に配設されるゲート層９とを示す。周知のように、エン
ハンスメントモードのＭＯＳトランジスタではゲート電
極Ｇでのゲート電圧の印加によって、キャリアが収集さ
れ、且つソースディフュージョンとドレインディフュー
ジョンとの間の半導体基板にゲート９の下側にチャネル
が形成されることになる。チャネルの長さは図４ではＬ
で表わされ、一方ゲート幅はＷで示される。図４のエン
ハンスメントモードのトランジスタ内に流れるソース電
流に対するドレインの比はＷ／Ｌの割合に比例する。こ
れは１９８７年発行のＭｉｌｌｍａｎとＧｒａｂｅｌに
よって著わされた「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ
（マイクロエレクトロニクス）」の１４５頁に明確に示
されている。
【００１２】図３（Ａ）と図４とを参照すると、本発明
のプラクティスによって、図３（Ａ）の入力回路は、ト
ランジスタＴ１、Ｔ２とトランジスタＴ３、Ｔ４との間
のＷ寸法を変化させると共に、ドレイン電流を決定する
他のパラメータ間を等しく維持することによって、不平
衡にされることが要求される。詳細には、トランジスタ
Ｔ１のゲート幅はトランジスタＴ２の対応する寸法より
も大きく、一方トランジスタＴ４のゲート幅はトランジ
スタＴ３のそれよりも大きい。このようなインバランス
（不平衡）は、第１のノードＮ１で電位を引き上げ、一
方ノードＮ２では電位を引き下げる遷移電流を設定する
ことになる。従って、その静止状態又は休止状態では、
図３（Ａ）の不平衡双安定入力回路のＮＯＲゲートは、
ノードＮ１がＣＭＯＳ論理値「１」を有し、一方ノード
Ｎ２が論理値「０」を有する好ましい状態を示している
。
のプラクティスによって、図３（Ａ）の入力回路は、ト
ランジスタＴ１、Ｔ２とトランジスタＴ３、Ｔ４との間
のＷ寸法を変化させると共に、ドレイン電流を決定する
他のパラメータ間を等しく維持することによって、不平
衡にされることが要求される。詳細には、トランジスタ
Ｔ１のゲート幅はトランジスタＴ２の対応する寸法より
も大きく、一方トランジスタＴ４のゲート幅はトランジ
スタＴ３のそれよりも大きい。このようなインバランス
（不平衡）は、第１のノードＮ１で電位を引き上げ、一
方ノードＮ２では電位を引き下げる遷移電流を設定する
ことになる。従って、その静止状態又は休止状態では、
図３（Ａ）の不平衡双安定入力回路のＮＯＲゲートは、
ノードＮ１がＣＭＯＳ論理値「１」を有し、一方ノード
Ｎ２が論理値「０」を有する好ましい状態を示している
。
【００１３】図３（Ａ）の不平衡入力回路の静止状態又
は安定状態からの状態変化は複数の入力ＮＭＯＳトラン
ジスタの一つがオンになると生じる。入力トランジスタ
ＩＴ１乃至ＩＴ３２の各々は、第１の多重接点ノードＮ
１に接続されたドレインと第２の多重接点ノードＮ２に
接続されたソースとを有する。各入力トランジスタのゲ
ートは、標準ＣＭＯＳ論理信号を入力として受信するよ
うに接続されており、図３（Ａ）において３２個の論理
入力ＩＮ１乃至ＩＮ３２が示される。
は安定状態からの状態変化は複数の入力ＮＭＯＳトラン
ジスタの一つがオンになると生じる。入力トランジスタ
ＩＴ１乃至ＩＴ３２の各々は、第１の多重接点ノードＮ
１に接続されたドレインと第２の多重接点ノードＮ２に
接続されたソースとを有する。各入力トランジスタのゲ
ートは、標準ＣＭＯＳ論理信号を入力として受信するよ
うに接続されており、図３（Ａ）において３２個の論理
入力ＩＮ１乃至ＩＮ３２が示される。
【００１４】論理入力ＩＮ１乃至ＩＮ３２のすべての入
力信号が論理値「０」を含む一方、入力トランジスタＩ
Ｔ１乃至ＩＴ３２のすべては非導電性且つオフ状態であ
る。入力論理信号の任意の一つが論理値「１」に遷移さ
れると、信号を受信する入力トランジスタのゲート電圧
はポジティブトランジション（正遷移）となり、トラン
ジスタはオン状態になる。入力トランジスタがオンにさ
れると、導電し、接地電位とドレイン電位ＶＤＤとの間
の一地点において実質的に等しくなり、且つ安定される
まで、ノードＮ１での電圧を下げると共に、ノードＮ２
での電圧を上昇させる。この地点でトランジスタは導電
を停止する。
力信号が論理値「０」を含む一方、入力トランジスタＩ
Ｔ１乃至ＩＴ３２のすべては非導電性且つオフ状態であ
る。入力論理信号の任意の一つが論理値「１」に遷移さ
れると、信号を受信する入力トランジスタのゲート電圧
はポジティブトランジション（正遷移）となり、トラン
ジスタはオン状態になる。入力トランジスタがオンにさ
れると、導電し、接地電位とドレイン電位ＶＤＤとの間
の一地点において実質的に等しくなり、且つ安定される
まで、ノードＮ１での電圧を下げると共に、ノードＮ２
での電圧を上昇させる。この地点でトランジスタは導電
を停止する。
【００１５】ＮＭＯＳトランジスタＴ６、Ｔ８、Ｔ１１
及びＰＭＯＳトランジスタＴ７、Ｔ９、Ｔ１０とを含む
出力バッファは、入力ノードＮ１、Ｎ２での電圧揺れ（
スウィング）を出力ノードＯＵＴでの標準ＣＭＯＳ論理
レベルに変換する。このＯＵＴノードは、直列補数形式
で接続されたトランジスタＴ１０、Ｔ１１によって駆動
され、そこにおいてＯＵＴノードはトランジスタＴ１０
のソースとトランジスタＴ１１のドレインに共に接続さ
れている。トランジスタＴ１０のゲートは変換ノードＮ
３に接続され、トランジスタＴ１１のゲートは変換ノー
ドＮ４に接続される。ノードＮ３及びＮ４はトランジス
タＴ６、Ｔ７、Ｔ８、Ｔ９のトランスレータ（変換）回
路によって並列式に駆動される。
及びＰＭＯＳトランジスタＴ７、Ｔ９、Ｔ１０とを含む
出力バッファは、入力ノードＮ１、Ｎ２での電圧揺れ（
スウィング）を出力ノードＯＵＴでの標準ＣＭＯＳ論理
レベルに変換する。このＯＵＴノードは、直列補数形式
で接続されたトランジスタＴ１０、Ｔ１１によって駆動
され、そこにおいてＯＵＴノードはトランジスタＴ１０
のソースとトランジスタＴ１１のドレインに共に接続さ
れている。トランジスタＴ１０のゲートは変換ノードＮ
３に接続され、トランジスタＴ１１のゲートは変換ノー
ドＮ４に接続される。ノードＮ３及びＮ４はトランジス
タＴ６、Ｔ７、Ｔ８、Ｔ９のトランスレータ（変換）回
路によって並列式に駆動される。
【００１６】トランスレータ回路はトランジスタＴ６を
含む上側セクションから成り、トランジスタＴ６は入力
ノードＮ２に接続されたソースと、入力ノードＮ１に接
続されたゲートと、入力ノードＮ３に接続されたドレイ
ンとを有する。さらに上側セクションは、変換ノードＮ
３に接続されたソースと、ドレイン電圧ソースに接続さ
れたドレインと、トランジスタＴ６のゲートと共に入力
ノードＮ１に接続されたゲートと、を有するＰＭＯＳト
ランジスタＴ７を含む。トランスレータの下側セクショ
ンは、入力ノードＮ２、入力ノードＮ１、変換ノードＮ
４にそれぞれ接続されたソース、ゲート、ドレインを有
するトランジスタＴ８を含む。さらに下側セクションは
、変換ノードＮ４、入力ノードＮ１、ドレインソースＶ
ＤＤにそれぞれ接続されたソース、ゲート、ドレインを
備えたＰＭＯＳトランジスタＴ９を含む。
含む上側セクションから成り、トランジスタＴ６は入力
ノードＮ２に接続されたソースと、入力ノードＮ１に接
続されたゲートと、入力ノードＮ３に接続されたドレイ
ンとを有する。さらに上側セクションは、変換ノードＮ
３に接続されたソースと、ドレイン電圧ソースに接続さ
れたドレインと、トランジスタＴ６のゲートと共に入力
ノードＮ１に接続されたゲートと、を有するＰＭＯＳト
ランジスタＴ７を含む。トランスレータの下側セクショ
ンは、入力ノードＮ２、入力ノードＮ１、変換ノードＮ
４にそれぞれ接続されたソース、ゲート、ドレインを有
するトランジスタＴ８を含む。さらに下側セクションは
、変換ノードＮ４、入力ノードＮ１、ドレインソースＶ
ＤＤにそれぞれ接続されたソース、ゲート、ドレインを
備えたＰＭＯＳトランジスタＴ９を含む。
【００１７】トランスレータの上側及び下側セクション
は並列式に動作し、トランジスタＴ１０、Ｔ１１の作動
によってＯＵＴノードで出力信号を供給するように変換
ノードＮ３、Ｎ４を駆動する。
は並列式に動作し、トランジスタＴ１０、Ｔ１１の作動
によってＯＵＴノードで出力信号を供給するように変換
ノードＮ３、Ｎ４を駆動する。
【００１８】ＮＯＲ回路の動作は図３（Ｂ）の表に要約
されている。その休止状態又は静止状態において、図３
（Ａ）の不平衡入力回路はＴ１がオン、Ｔ２がオフ、一
方、Ｔ３がオフ、Ｔ４がオンであるように構成される。 これによって入力ノードＮ１はＶＤＤまで引き上げられ
、入力ノードＮ２は接地電位まで引き下げられる。さら
にトランジスタＴ５は、入力ノードＮ１から自己のゲー
トにもたらされたポジティブ（正）電位によって非導電
状態にある。休止状態では、ＮＭＯＳトランジスタＴ６
は自己のソースの接地電位と自己のドレインのポジティ
ブ電位とによってオン状態になる。こうして変換ノード
Ｎ３は接地電位へ下降され、トランジスタＴ１０はオン
になる。さらに変換ノードＮ４が接地電位にされるのは
、ＮＭＯＳトランジスタＴ８が非導電状態にあるためで
ある。変換ノードＮ４の接地電位によってＮＭＯＳトラ
ンジスタＴ１１はオフになり、これによって出力ノード
はＶＤＤまで引き上げられ、ノードでの出力信号は論理
「１」に条件付けられる。このように休止状態では、図
３（Ａ）の回路は、すべてが「０」の論理レベルにある
入力の論理和をインバートするという点においてＮＯＲ
関数を実行する。
されている。その休止状態又は静止状態において、図３
（Ａ）の不平衡入力回路はＴ１がオン、Ｔ２がオフ、一
方、Ｔ３がオフ、Ｔ４がオンであるように構成される。 これによって入力ノードＮ１はＶＤＤまで引き上げられ
、入力ノードＮ２は接地電位まで引き下げられる。さら
にトランジスタＴ５は、入力ノードＮ１から自己のゲー
トにもたらされたポジティブ（正）電位によって非導電
状態にある。休止状態では、ＮＭＯＳトランジスタＴ６
は自己のソースの接地電位と自己のドレインのポジティ
ブ電位とによってオン状態になる。こうして変換ノード
Ｎ３は接地電位へ下降され、トランジスタＴ１０はオン
になる。さらに変換ノードＮ４が接地電位にされるのは
、ＮＭＯＳトランジスタＴ８が非導電状態にあるためで
ある。変換ノードＮ４の接地電位によってＮＭＯＳトラ
ンジスタＴ１１はオフになり、これによって出力ノード
はＶＤＤまで引き上げられ、ノードでの出力信号は論理
「１」に条件付けられる。このように休止状態では、図
３（Ａ）の回路は、すべてが「０」の論理レベルにある
入力の論理和をインバートするという点においてＮＯＲ
関数を実行する。
【００１９】次に、入力論理信号の任意の一つを論理「
１」のレベルに立ち上がることを想定する。その信号が
立ち上がる場合、それに対応付けられた入力トランジス
タはオンになり、入力ノードＮ１の電圧はドレイン電位
ＶＤＤと接地との間の点まで引き下げられて、入力ノー
ドＮ２の電位はＮ１のレベルと実質的に等しいレベルに
まで引き上げられる。Ｎ１とＮ２の電圧の等化によって
ＮＭＯＳトランジスタＴ６、Ｔ８はオフになる。しかし
ながら、入力ノードＮ１での電圧レベルの降下によって
ＰＭＯＳトランジスタＴ７、Ｔ９はオンになり、変換ノ
ードＮ３、Ｎ４の電位をＶＤＤまで引上げる。その結果
、トランジスタＴ１０はオフとなり、トランジスタＴ１
１はオンとなるので、それにより、出力ノードでの信号
電圧はＣＭＯＳ論理レベル「０」に下降される。図３（
Ａ）の回路検査によって、出力論理レベルは、入力論理
レベルの任意の一つが１にあるのと同じ位の期間ゼロの
状態のままであることが示される。このように、図３（
Ａ）の回路はＮＯＲ動作のための条件のすべてを満足す
る。
１」のレベルに立ち上がることを想定する。その信号が
立ち上がる場合、それに対応付けられた入力トランジス
タはオンになり、入力ノードＮ１の電圧はドレイン電位
ＶＤＤと接地との間の点まで引き下げられて、入力ノー
ドＮ２の電位はＮ１のレベルと実質的に等しいレベルに
まで引き上げられる。Ｎ１とＮ２の電圧の等化によって
ＮＭＯＳトランジスタＴ６、Ｔ８はオフになる。しかし
ながら、入力ノードＮ１での電圧レベルの降下によって
ＰＭＯＳトランジスタＴ７、Ｔ９はオンになり、変換ノ
ードＮ３、Ｎ４の電位をＶＤＤまで引上げる。その結果
、トランジスタＴ１０はオフとなり、トランジスタＴ１
１はオンとなるので、それにより、出力ノードでの信号
電圧はＣＭＯＳ論理レベル「０」に下降される。図３（
Ａ）の回路検査によって、出力論理レベルは、入力論理
レベルの任意の一つが１にあるのと同じ位の期間ゼロの
状態のままであることが示される。このように、図３（
Ａ）の回路はＮＯＲ動作のための条件のすべてを満足す
る。
【００２０】入力がポジティブＣＭＯＳ論理レベルに遷
移する場合の回路構成要素の動作を理解するために図３
（Ａ）及び（Ｂ）とを同時に参照する。ポジティブ（正
）になる入力信号に応答して、入力トランジスタＩＴ１
乃至ＩＴ３２の一つがオンになり導電して、入力ノード
Ｎ１とＮ２との間に電流が流れる。最初に、トランジス
タＴ１乃至Ｔ５はアクティブ（活動）状態になって、入
力ノードでの電圧が実質的に等しくなるまで電流を伝導
する。入力ノード電圧が変化されると、変換トランジス
タＴ６とＴ８はオフになり、一方変換トランジスタＴ７
とＴ９はオンになる。上述したように、これにより変換
ノードＮ３とＮ４は引上げられて、出力トランジスタＴ
１１はオンとなり、出力トランジスタＴ１０はオフとな
る。結果的に、出力レベルはトランジスタＴ１１によっ
て接地電位へ引下げられる。
移する場合の回路構成要素の動作を理解するために図３
（Ａ）及び（Ｂ）とを同時に参照する。ポジティブ（正
）になる入力信号に応答して、入力トランジスタＩＴ１
乃至ＩＴ３２の一つがオンになり導電して、入力ノード
Ｎ１とＮ２との間に電流が流れる。最初に、トランジス
タＴ１乃至Ｔ５はアクティブ（活動）状態になって、入
力ノードでの電圧が実質的に等しくなるまで電流を伝導
する。入力ノード電圧が変化されると、変換トランジス
タＴ６とＴ８はオフになり、一方変換トランジスタＴ７
とＴ９はオンになる。上述したように、これにより変換
ノードＮ３とＮ４は引上げられて、出力トランジスタＴ
１１はオンとなり、出力トランジスタＴ１０はオフとな
る。結果的に、出力レベルはトランジスタＴ１１によっ
て接地電位へ引下げられる。
【００２１】図３（Ａ）の検査によって、活動状態から
休止状態への遷移によって、入力ノードＮ１がドレイン
電位に引き上げられ且つ入力ノードＮ２が接地電位に引
き下げられるまでトランジスタＴ１乃至Ｔ５内に瞬時電
流が流れる結果となることが確認される。この点におい
て、図３（Ａ）の回路素子は図３（Ｂ）のインアクティ
ブ（休止）に分類された欄に示された状態を有する。
休止状態への遷移によって、入力ノードＮ１がドレイン
電位に引き上げられ且つ入力ノードＮ２が接地電位に引
き下げられるまでトランジスタＴ１乃至Ｔ５内に瞬時電
流が流れる結果となることが確認される。この点におい
て、図３（Ａ）の回路素子は図３（Ｂ）のインアクティ
ブ（休止）に分類された欄に示された状態を有する。
【００２２】さらに、図３（Ａ）の回路動作は図７の波
形によって示される。図７では、最初に入力信号のすべ
てが「０」のＣＭＯＳ論理レベルにあると想定される。 これは波形ＩＮｉ で示される。この場合、ノードＮ１
での電圧はＶＤＤに引上げられる一方、ノードＮ２での
電圧は接地電位である。ＮＯＲ関数は出力信号ＯＵＴの
論理「１」の状態によって表示される。入力信号ｉは７
０で論理レベル「１」に遷移する場合、入力トランジス
タＩＴｉは、ノードＮ１とＮ２での電圧がＶＤＤと接地
との間に位置されたレベルＶＩ で実質的に等化される
まで、ノードＮ１での電圧を引下げ、且つノードＮ２で
の電圧を引上げるよう導電する。図７ではノードＮ１と
Ｎ２のアクティブ電圧レベル間での分離が示される。こ
うした差異によって、その設計が導電状態のままである
場合、入力トランジスタＩＴｉでの電圧の下降が示され
ることは当業者によって理解されよう。入力トランジス
タが非導電状態に維持される場合、ノードＮ１とＮ２の
アクティブ（活動）状態電圧レベルは共にＶＩ に等し
い。ノード電圧の活動状態レベルへの遷移に応答して、
ＯＵＴの波形は「０」の論理レベルに遷移される。入力
ＩＮｉのみが活動していると仮定すると、この入力ＩＮ
ｉが７５で論理レベル「０」に遷移する場合、ノード電
圧と出力信号は図示のように応答して遷移する。
形によって示される。図７では、最初に入力信号のすべ
てが「０」のＣＭＯＳ論理レベルにあると想定される。 これは波形ＩＮｉ で示される。この場合、ノードＮ１
での電圧はＶＤＤに引上げられる一方、ノードＮ２での
電圧は接地電位である。ＮＯＲ関数は出力信号ＯＵＴの
論理「１」の状態によって表示される。入力信号ｉは７
０で論理レベル「１」に遷移する場合、入力トランジス
タＩＴｉは、ノードＮ１とＮ２での電圧がＶＤＤと接地
との間に位置されたレベルＶＩ で実質的に等化される
まで、ノードＮ１での電圧を引下げ、且つノードＮ２で
の電圧を引上げるよう導電する。図７ではノードＮ１と
Ｎ２のアクティブ電圧レベル間での分離が示される。こ
うした差異によって、その設計が導電状態のままである
場合、入力トランジスタＩＴｉでの電圧の下降が示され
ることは当業者によって理解されよう。入力トランジス
タが非導電状態に維持される場合、ノードＮ１とＮ２の
アクティブ（活動）状態電圧レベルは共にＶＩ に等し
い。ノード電圧の活動状態レベルへの遷移に応答して、
ＯＵＴの波形は「０」の論理レベルに遷移される。入力
ＩＮｉのみが活動していると仮定すると、この入力ＩＮ
ｉが７５で論理レベル「０」に遷移する場合、ノード電
圧と出力信号は図示のように応答して遷移する。
【００２３】図５では、入力ＰＭＯＳトランジスタ１０
乃至４２とトランジスタＴ２６乃至Ｔ３１から成る出力
バッファと共に作動される、図３（Ａ）の回路と同一の
不平衡双安定ＣＭＯＳ入力回路の使用が示される。図５
は本質的にＮＡＮＤ論理回路として動作する。この点に
ついて、入力論理レベルがすべて「１」である間にわた
って入力トランジスタ１０乃至４２はオフ状態である。 この状態では、不平衡入力回路は第１の入力ノードを引
き上げて、第２の入力ノードを引き下げる。これによっ
て、変換トランジスタＴ２６とＴ２８はオンとなり、従
って出力トランジスタＴ３０はオフに、出力トランジス
タＴ３１はオンになる。こうしたことにより、出力ノー
ドは引き下げられて、入力論理「１」の論理積がインバ
ートされる。入力論理レベルのどれか一つが下降される
と、それに対応付けられた入力トランジスタはオンにな
って導電し、入力ノードをドレイン電位と接地との間で
実質的に等しい電位スイッチする。これによって、変換
トランジスタＴ２６、Ｔ２８はオフになり、トランジス
タＴ２７とＴ２９はオンになるので、トランジスタＴ３
０のオン及びトランジスタＴ３１のオフによって出力ノ
ードは引き上げられる結果となる。
乃至４２とトランジスタＴ２６乃至Ｔ３１から成る出力
バッファと共に作動される、図３（Ａ）の回路と同一の
不平衡双安定ＣＭＯＳ入力回路の使用が示される。図５
は本質的にＮＡＮＤ論理回路として動作する。この点に
ついて、入力論理レベルがすべて「１」である間にわた
って入力トランジスタ１０乃至４２はオフ状態である。 この状態では、不平衡入力回路は第１の入力ノードを引
き上げて、第２の入力ノードを引き下げる。これによっ
て、変換トランジスタＴ２６とＴ２８はオンとなり、従
って出力トランジスタＴ３０はオフに、出力トランジス
タＴ３１はオンになる。こうしたことにより、出力ノー
ドは引き下げられて、入力論理「１」の論理積がインバ
ートされる。入力論理レベルのどれか一つが下降される
と、それに対応付けられた入力トランジスタはオンにな
って導電し、入力ノードをドレイン電位と接地との間で
実質的に等しい電位スイッチする。これによって、変換
トランジスタＴ２６、Ｔ２８はオフになり、トランジス
タＴ２７とＴ２９はオンになるので、トランジスタＴ３
０のオン及びトランジスタＴ３１のオフによって出力ノ
ードは引き上げられる結果となる。
【００２４】図３（Ａ）及び図５の不平衡双安定ＣＭＯ
Ｓ入力回路を含む組み合わせ論理回路が図６に示されて
いる。不平衡入力回路は、図３（Ａ）のＮＯＲ論理回路
と図５のＮＡＮＤ論理回路について上述のように接続さ
れたトランジスタＴ４１乃至Ｔ４５から成る。図６の組
み合わせ論理回路は本質的に、例えば入力信号ＩＮ１と
ＩＮ２の論理積又は入力信号ＩＮ３とＩＮ４の論理積な
どの複数の入力信号組み合わせのうちの任意の一つを予
期している。上述のように信号変換を提供する適切な出
力バッファがあるので、図６では、ＡＮＤ−ＯＲ−イン
バート（ＡＯＩ）回路の基礎が形成される。
Ｓ入力回路を含む組み合わせ論理回路が図６に示されて
いる。不平衡入力回路は、図３（Ａ）のＮＯＲ論理回路
と図５のＮＡＮＤ論理回路について上述のように接続さ
れたトランジスタＴ４１乃至Ｔ４５から成る。図６の組
み合わせ論理回路は本質的に、例えば入力信号ＩＮ１と
ＩＮ２の論理積又は入力信号ＩＮ３とＩＮ４の論理積な
どの複数の入力信号組み合わせのうちの任意の一つを予
期している。上述のように信号変換を提供する適切な出
力バッファがあるので、図６では、ＡＮＤ−ＯＲ−イン
バート（ＡＯＩ）回路の基礎が形成される。
【００２５】図３（Ａ）、図５、図６に示されたＣＭＯ
Ｓ論理回路を考慮すると、不平衡双安定ＣＭＯＳ論理回
路は、適切な出力バッファと組み合わせた場合、複数の
入力論理信号を受信し、単一回路フレームワークでのＣ
ＭＯＳ論理関数に従ってこれらの信号を組み合わせるこ
とができるという結論に達するものである。従って、本
発明では、非常に多数の入力について論理回路によって
占有される実領域内の回路素子の計数を大幅に減少する
ことのできるＣＭＯＳ技術において単一要素の多重入力
回路の構成が可能である。
Ｓ論理回路を考慮すると、不平衡双安定ＣＭＯＳ論理回
路は、適切な出力バッファと組み合わせた場合、複数の
入力論理信号を受信し、単一回路フレームワークでのＣ
ＭＯＳ論理関数に従ってこれらの信号を組み合わせるこ
とができるという結論に達するものである。従って、本
発明では、非常に多数の入力について論理回路によって
占有される実領域内の回路素子の計数を大幅に減少する
ことのできるＣＭＯＳ技術において単一要素の多重入力
回路の構成が可能である。
【００２６】このような利益は回路動作の速度を犠牲に
することなく享受される。実際、本発明のＣＭＯＳ論理
回路設計によって出力信号特性の選択的調整が可能であ
る。回路のクリティカルパス（限界経路）が上述した本
発明の回路の一つの出力のリーディングエッジ（立ち上
がり）を含む場合、入力トランジスタのサイズの増大に
よって入力ノード間の電圧の等化が加速され、リーディ
ングエッジの立ち上がり時間又は下降時間の増加を伴う
ものである。出力信号のトレーリングエッジ（立ち下が
り）が重要な場合、入力トランジスタのサイズは縮小し
なければならない。さらに、本発明では異なるサイズの
入力トランジスタの使用が意図されている。それと関連
して、出力トレーリングエッジの応答時間が入力ノード
の総容量によって決まるので、入力トランジスタの一個
だけのサイズが減少されても、トレーリングエッジの応
答時間は改良されない。他方、入力トランジスタすべて
のサイズが増大されると、出力信号によって、リーディ
ングエッジ応答の改良とトレーリングエッジの減速が証
明される。リーディングエッジ及びトレーリングエッジ
の応答時間はともに、入力回路トランジスタ、即ち図３
ＡのトランジスタＴ１乃至Ｔ５、のサイズを増大するこ
とによって改良される。しかし、パワー（電力）の増加
に対し、応答時間の増加で補われよう。
することなく享受される。実際、本発明のＣＭＯＳ論理
回路設計によって出力信号特性の選択的調整が可能であ
る。回路のクリティカルパス（限界経路）が上述した本
発明の回路の一つの出力のリーディングエッジ（立ち上
がり）を含む場合、入力トランジスタのサイズの増大に
よって入力ノード間の電圧の等化が加速され、リーディ
ングエッジの立ち上がり時間又は下降時間の増加を伴う
ものである。出力信号のトレーリングエッジ（立ち下が
り）が重要な場合、入力トランジスタのサイズは縮小し
なければならない。さらに、本発明では異なるサイズの
入力トランジスタの使用が意図されている。それと関連
して、出力トレーリングエッジの応答時間が入力ノード
の総容量によって決まるので、入力トランジスタの一個
だけのサイズが減少されても、トレーリングエッジの応
答時間は改良されない。他方、入力トランジスタすべて
のサイズが増大されると、出力信号によって、リーディ
ングエッジ応答の改良とトレーリングエッジの減速が証
明される。リーディングエッジ及びトレーリングエッジ
の応答時間はともに、入力回路トランジスタ、即ち図３
ＡのトランジスタＴ１乃至Ｔ５、のサイズを増大するこ
とによって改良される。しかし、パワー（電力）の増加
に対し、応答時間の増加で補われよう。
【００２７】本発明の幾つかの好ましい実施例について
説明してきたが、その変更態様及び応用については、当
業者に明らかになるであろう。従って、本発明をもたら
す保護範囲は上記請求項の範囲に従って限定されるにす
ぎないものとする。
説明してきたが、その変更態様及び応用については、当
業者に明らかになるであろう。従って、本発明をもたら
す保護範囲は上記請求項の範囲に従って限定されるにす
ぎないものとする。
【００２８】
【発明の効果】本発明の多重入力ＣＭＯＳ論理回路は上
記のように構成されているので、複数の入力信号を受信
することができる。
記のように構成されているので、複数の入力信号を受信
することができる。
【図１】３２入力ＡＮＤゲートが１１個の４入力ＡＮＤ
ゲートを用いて実行される従来技術のＣＭＯＳ技術構造
を示す図である。
ゲートを用いて実行される従来技術のＣＭＯＳ技術構造
を示す図である。
【図２】単一の３２入力ＡＮＤゲートを提供するために
本発明を利用したＣＭＯＳ論理ＡＮＤゲートを示す図で
ある。
本発明を利用したＣＭＯＳ論理ＡＮＤゲートを示す図で
ある。
【図３】（Ａ）は本発明による３２入力ＮＯＲゲートを
示す図であり、（Ｂ）は（Ａ）のＮＯＲゲートの動作中
の状態を示す図である。
示す図であり、（Ｂ）は（Ａ）のＮＯＲゲートの動作中
の状態を示す図である。
【図４】チャネルの長さとゲート幅のサイズを示すＣＭ
ＯＳトランジスタの上面図である。
ＯＳトランジスタの上面図である。
【図５】本発明による３２入力ＮＡＮＤゲートを示す図
である。
である。
【図６】本発明による多重入力組み合わせ論理回路を示
す図である。
す図である。
【図７】図３（Ａ）の回路動作を示す波形図である。
Claims (7)
- 【請求項１】 第１の変換接続部と第２の変換接続部
と出力接続部とを有し、前記第１と第２の変換接続部で
それぞれ第１と第２のレベル信号に応答して、前記第１
と第２のレベル信号が実質的に等しくない時の第１の状
態と前記第１と第２のレベル信号が実質的に等しい時の
第２の状態とを有するＭＯＳ論理信号を前記出力接続部
で供給する相補型ＭＯＳ出力バッファと、前記第１の変
換接続部に接続された第１の多重接点接続点と、前記第
２の変換接続部に接続された第２の多重接点接続点とを
有し、前記第１と第２の多重接点接続点間の第１の導電
状態に応答して前記第１と第２の多重接点接続点で実質
的に等しくないレベル信号を供給し、さらに前記第１と
第２の多重接点接続点間の第２の導電状態に応答して前
記第１と第２の多重接点接続点で実質的に等しいレベル
信号を供給する双安定ＣＭＯＳ入力回路と、前記第１の
多重接点接続点に接続された第１の電流導電端子と、前
記第２の多重接点接続点に接続された第２の電流導電端
子と、前記回路に対する複数のＣＭＯＳ信号入力の一つ
の状態に応答して第１と第２の電流導電端子間の前記第
１の導電状態又は前記第２の導電状態を設定するための
少なくとも一つのゲート端子と、を各々が有する複数の
入力ＣＭＯＳトランジスタ回路と、を含む多重入力ＭＯ
Ｓ論理回路。 - 【請求項２】 双安定ＣＭＯＳ入力回路は、ドレイン
電位に接続するためのドレインと、前記第１の多重接点
ノードに接続されたソースと、前記第２の多重接点ノー
ドに接続されたゲートと、を備えた第１のＣＭＯＳロー
ドトランジスタと、前記第１の多重接点ノードに接続さ
れたドレインと、ソース電位に接続するためのソースと
、前記第２の多重接点ノードに接続されたゲートとを備
えた第１のＣＭＯＳドライバトランジスタと、前記ドレ
イン電位に接続するためのドレインと、前記第２の多重
接点ノードに接続されたソースと、前記第１の多重接点
ノードに接続されたゲートと、を備えた第２のＣＭＯＳ
ロードトランジスタと、前記第２の多重接点ノードに接
続されたドレインと、ソース電位に接続するためのソー
スと、第１の多重接点ノードに接続されたゲートと、を
備えた第２のＣＭＯＳドライバトランジスタと、を含み
、さらに、前記第１のＣＭＯＳロードトランジスタのゲ
ートは前記第２のＣＭＯＳロードトランジスタのゲート
よりも幅が広く、前記第２のＣＭＯＳドライバトランジ
スタのゲートは前記第１のＣＭＯＳドライバトランジス
タのゲートよりも幅が広い請求項１記載の多重入力ＭＯ
Ｓ論理回路。 - 【請求項３】 前記第１の導電状態がオフ状態のすべ
ての入力ＣＭＯＳトランジスタによって設定される請求
項１記載の多重入力ＭＯＳ論理回路。 - 【請求項４】 前記第２の導電状態がオン状態の入力
ＣＭＯＳトランジスタのどれか一つによって設定される
請求項３記載の多重入力ＭＯＳ論理回路。 - 【請求項５】 第１と第２の多重接点ノードと、所定
のＣＭＯＳ論理信号レベルに応答した状態にスイッチす
るためのゲートを各々が有し、前記第１と第２の多重接
点ノード間で並列接続された複数のＣＭＯＳ入力トラン
ジスタと、前記第１と第２のノードに接続され、ＣＭＯ
Ｓ論理ハイレベルに実質的に等しいレベルで第１の多重
接点ノードの電圧とＣＭＯＳ論理ローレベルに実質的に
等しいレベルで第２の多重接点ノードの電圧とを供給す
る静止状態を有し、さらに、活動状態にスイッチしてＣ
ＭＯＳ論理ハイレベルとローレベルとの間の実質的に等
しいレベルに電圧を変化させることによって一つの前記
ＣＭＯＳ入力トランジスタの状態に応答する不平衡双安
定ＣＭＯＳ入力回路と、前記第１と第２のノードの電圧
によって所定のＣＭＯＳ論理レベルに条件付けられた出
力信号を供給するために前記第１と第２のノードに接続
された出力バッファと、を含むＣＭＯＳ論理回路。 - 【請求項６】 前記不平衡双安定ＣＭＯＳ入力回路は
、ドレイン電位に接続されるためのドレインと、前記第
１の多重接点ノードに接続されたソースと、前記第２の
多重接点ノードに接続されたゲートと、を備えた第１の
ＣＭＯＳロードトランジスタと、前記第１の多重接点ノ
ードに接続されたドレインと、ソース電位に接続される
ためのソースと、前記第２の多重接点ノードに接続され
たゲートと、を備えた第１のＣＭＯＳドライバトランジ
スタと、前記ドレイン電位に接続されるためのドレイン
と、前記第２の多重接点ノードに接続されたソースと、
前記第１の多重接点ノードに接続されたゲートと、を備
えた第２のＣＭＯＳロードトランジスタと、第２の多重
接点ノードに接続されたドレインと、ソース電位に接続
されるためのソースと、前記第１の多重接点ノードに接
続されたゲートと、を備えた第２のＣＭＯＳドライバト
ランジスタとを含み、さらに、前記第１のＣＭＯＳロー
ドトランジスタのゲートは前記第２のＣＭＯＳロードト
ランジスタのゲートよりも幅が広く、前記第２のＣＭＯ
Ｓドライバトランジスタのゲートは前記第１のＣＭＯＳ
ドライバトランジスタのゲートよりも幅が広い請求項５
記載のＣＭＯＳ論理回路。 - 【請求項７】 ドレイン接続部とソース接続部と複数
の入力論理信号のうちそれぞれ一つを受信するためのゲ
ート接続部とを各々が含む複数の実質的に同一な入力Ｃ
ＭＯＳトランジスタと、各前記入力ＣＭＯＳトランジス
タのドレインに接続された第１のノードと、各前記入力
ＣＭＯＳトランジスタのソースに接続された第２のノー
ドと、ドレイン電位に接続するためのドレインと前記第
１のノードに接続されたソースと前記第２のノードに接
続されたゲートとを備えた第１のＣＭＯＳロードトラン
ジスタと、前記第１のノードに接続されたドレインとソ
ース電位に接続されるためのソースと前記第２のノード
に接続されたゲートとを備えた第１のＣＭＯＳドライブ
トランジスタと、ドレイン電位に接続されるためのドレ
インと前記第２のノードに接続されたソースと前記第１
のノードに接続されたゲートとを備えた第２のＣＭＯＳ
ロードトランジスタと、前記第２のノードに接続された
ドレインとソース電位に接続されるためのソースと、前
記第１のノードに接続されたゲートとを備えた第２のＣ
ＭＯＳドライバトランジスタとを含み、さらに前記第１
のＣＭＯＳロードトランジスタのゲートは第２のＣＭＯ
Ｓロードトランジスタのゲートよりも幅が広く、第２の
ＣＭＯＳドライバトランジスタのゲートは第１のＣＭＯ
Ｓドライバトランジスタのゲートよりも幅が広いＣＭＯ
Ｓ論理回路と、前記第１のノードに接続された第１の変
換接続部と第２のノードに接続された第２の変換接続部
と出力接続部とを備え、前記出力接続部において前記第
１と第２のノードでの第１と第２のレベル信号にそれぞ
れ応答してＭＯＳ論理信号を供給し、さらに前記論理信
号は前記第１と第２のレベル信号が実質的に等しくない
場合の第１の状態と第１と第２のレベル信号が実質的に
等しい場合の第２の状態とを有する相補型ＭＯＳ出力バ
ッファと、を含むＣＭＯＳ論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/560,381 US5045723A (en) | 1990-07-31 | 1990-07-31 | Multiple input CMOS logic circuits |
| US560381 | 1990-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234221A true JPH04234221A (ja) | 1992-08-21 |
| JP2557147B2 JP2557147B2 (ja) | 1996-11-27 |
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