JPH04340721A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04340721A JPH04340721A JP3112088A JP11208891A JPH04340721A JP H04340721 A JPH04340721 A JP H04340721A JP 3112088 A JP3112088 A JP 3112088A JP 11208891 A JP11208891 A JP 11208891A JP H04340721 A JPH04340721 A JP H04340721A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に縦型バイポーラトランジスタの製造方法に関
する。
関し、特に縦型バイポーラトランジスタの製造方法に関
する。
【０００２】
【従来の技術】従来の縦型バイポーラトランジスタの製
造方法を、図３，図４を参照して説明する。この縦型バ
イポーラトランジスタは（１１１）面の単結晶シリコン
基板に形成されている。
造方法を、図３，図４を参照して説明する。この縦型バ
イポーラトランジスタは（１１１）面の単結晶シリコン
基板に形成されている。
【０００３】まず、図３（ａ）に示すように、（１１１
）面を有するＮ型の単結晶シリコン基板１００ｂ上に、
ベース電極コレクタ間絶縁用の酸化シリコン膜１０１，
高濃度のボロンを含む多結晶シリコン膜からなるベース
取り出し電極１０２，酸化シリコン膜１０３，および窒
化シリコン膜１０４を形成し、エミッタ形成予定領域上
の窒化シリコン膜１０４，酸化シリコン膜１０３，およ
びベース取り出し電極１０２を選択的にエッチング除去
して開口部を設ける。続いて、開口部側壁にスペーサ用
の窒化シリコン膜１０５を形成し、ベース取り出し電極
１０２の下に空洞１０６ができるまで酸化シリコン膜１
０１を弗酸でエッチングする。その後、開口部からボロ
ンをイオン注入してベース拡散層１０７を形成する。
）面を有するＮ型の単結晶シリコン基板１００ｂ上に、
ベース電極コレクタ間絶縁用の酸化シリコン膜１０１，
高濃度のボロンを含む多結晶シリコン膜からなるベース
取り出し電極１０２，酸化シリコン膜１０３，および窒
化シリコン膜１０４を形成し、エミッタ形成予定領域上
の窒化シリコン膜１０４，酸化シリコン膜１０３，およ
びベース取り出し電極１０２を選択的にエッチング除去
して開口部を設ける。続いて、開口部側壁にスペーサ用
の窒化シリコン膜１０５を形成し、ベース取り出し電極
１０２の下に空洞１０６ができるまで酸化シリコン膜１
０１を弗酸でエッチングする。その後、開口部からボロ
ンをイオン注入してベース拡散層１０７を形成する。
【０００４】次に、図３（ｂ）に示すように、空洞１０
６を多結晶シリコン膜１０８で埋め込み、熱処理による
ベース取り出し電極１０２からのボロンの拡散により空
洞１０６の部分の多結晶シリコン膜１０８を高濃度のボ
ロンを含む多結晶シリコン膜１０８ａに変換し、さらに
多結晶シリコン膜１０８ａを介して高濃度のボロンを単
結晶シリコン基板１００ｂ表面に拡散し、グラフトベー
ス拡散層１０９を形成する。グラフトベース拡散層１０
９はベース拡散層１０７と接続する。
６を多結晶シリコン膜１０８で埋め込み、熱処理による
ベース取り出し電極１０２からのボロンの拡散により空
洞１０６の部分の多結晶シリコン膜１０８を高濃度のボ
ロンを含む多結晶シリコン膜１０８ａに変換し、さらに
多結晶シリコン膜１０８ａを介して高濃度のボロンを単
結晶シリコン基板１００ｂ表面に拡散し、グラフトベー
ス拡散層１０９を形成する。グラフトベース拡散層１０
９はベース拡散層１０７と接続する。
【０００５】続いて、図３（ｃ）に示すように、多結晶
シリコン膜１０８をヒドラジンでエッチングする。この
とき、ヒドラジンでは（１１１）面の単結晶シリコン，
高濃度のボロンを含むシリコンのエッチレートが極端に
低くなるため、単結晶シリコン基板１００ｂ表面のベー
ス拡散層１０７，多結晶シリコン膜１０８ａが露出した
段階でエッチングの進行は停止する。
シリコン膜１０８をヒドラジンでエッチングする。この
とき、ヒドラジンでは（１１１）面の単結晶シリコン，
高濃度のボロンを含むシリコンのエッチレートが極端に
低くなるため、単結晶シリコン基板１００ｂ表面のベー
ス拡散層１０７，多結晶シリコン膜１０８ａが露出した
段階でエッチングの進行は停止する。
【０００６】次に、図４に示すように、窒化シリコン膜
１０４，１０５を除去した後、絶縁膜１１０によるスペ
ーサを開口部の側壁に形成し、開口部を覆うエミッタ電
極用の高濃度のＮ型の多結晶シリコン膜１１１を形成し
、熱処理によりベース拡散層１０７表面にエミッタ拡散
層１１２を形成する。
１０４，１０５を除去した後、絶縁膜１１０によるスペ
ーサを開口部の側壁に形成し、開口部を覆うエミッタ電
極用の高濃度のＮ型の多結晶シリコン膜１１１を形成し
、熱処理によりベース拡散層１０７表面にエミッタ拡散
層１１２を形成する。
【０００７】
【発明が解決しようとする課題】上述の従来技術を用い
て（１００）面の単結晶シリコン基板上にバイポーラト
ランジスタを形成すると、トランジスタの諸特性のばら
つきが大きくなるという欠点がある。
て（１００）面の単結晶シリコン基板上にバイポーラト
ランジスタを形成すると、トランジスタの諸特性のばら
つきが大きくなるという欠点がある。
【０００８】即ち、図３（ｃ）で説明したように、多結
晶シリコン膜１０８をヒドラジンでエッチング（プラズ
マエッチングを用いないのは、エミッタ形成予定領域の
シリコン基板１００ｂ表面にダメージを与えないためで
ある）する際に（１１１）面でエッチンレートが極端に
低くなることを利用してベース拡散層１０７が露出した
段階でエッチングを停止させていたが、（１００）面に
ベース拡散層が形成されている場合にはベース拡散層が
露出した段階ではエッチングが自動的に停止しない。更
に、エミッタ拡散層が形成される領域での基板表面が異
方性エッチングされ、（１１１）面が表面に形成される
ことにより荒らされることになる。更にまた、図３（ｂ
）に示した多結晶シリコン膜１０８によりベース取り出
し電極１０４下の空洞１０６を埋め込むには減圧ＣＶＤ
法で多結晶シリコンを堆積すれば良いが、堆積膜の膜厚
は全体で±１０％程度はばらつく。空洞の高さは酸化シ
リコン膜１０１の膜厚で規定され、これはベース取り出
し電極１０３と単結晶シリコン基板１００ｂ（コレクタ
）との間の寄生容量を低減するために少なくとも数百ｎ
ｍ程度必要であり、このため多結晶シリコン膜の膜厚の
ばらつきは±数十ｎｍ程度見込まれる。
晶シリコン膜１０８をヒドラジンでエッチング（プラズ
マエッチングを用いないのは、エミッタ形成予定領域の
シリコン基板１００ｂ表面にダメージを与えないためで
ある）する際に（１１１）面でエッチンレートが極端に
低くなることを利用してベース拡散層１０７が露出した
段階でエッチングを停止させていたが、（１００）面に
ベース拡散層が形成されている場合にはベース拡散層が
露出した段階ではエッチングが自動的に停止しない。更
に、エミッタ拡散層が形成される領域での基板表面が異
方性エッチングされ、（１１１）面が表面に形成される
ことにより荒らされることになる。更にまた、図３（ｂ
）に示した多結晶シリコン膜１０８によりベース取り出
し電極１０４下の空洞１０６を埋め込むには減圧ＣＶＤ
法で多結晶シリコンを堆積すれば良いが、堆積膜の膜厚
は全体で±１０％程度はばらつく。空洞の高さは酸化シ
リコン膜１０１の膜厚で規定され、これはベース取り出
し電極１０３と単結晶シリコン基板１００ｂ（コレクタ
）との間の寄生容量を低減するために少なくとも数百ｎ
ｍ程度必要であり、このため多結晶シリコン膜の膜厚の
ばらつきは±数十ｎｍ程度見込まれる。
【０００９】このため、図３（ｃ）に示したように多結
晶シリコン膜１０８をヒドラジンでエッチングする際に
多結晶シリコン膜１０８ａではエッチングが停止するが
、ベース拡散層１０７に対するエッチングは±数十ｎｍ
程度以上のばらつきが生じることになる。このばらつき
はベース幅（即ち、ベース拡散層１０７の接合の深さ）
のばらつきとなり、これと上述のベース拡散層１０７表
面の荒れとによりバイポーラトランジスタの増幅率，耐
圧等の諸特性のばらつきが大きくなる。
晶シリコン膜１０８をヒドラジンでエッチングする際に
多結晶シリコン膜１０８ａではエッチングが停止するが
、ベース拡散層１０７に対するエッチングは±数十ｎｍ
程度以上のばらつきが生じることになる。このばらつき
はベース幅（即ち、ベース拡散層１０７の接合の深さ）
のばらつきとなり、これと上述のベース拡散層１０７表
面の荒れとによりバイポーラトランジスタの増幅率，耐
圧等の諸特性のばらつきが大きくなる。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、自己整合型の縦型バイポーラトランジスタを
形成するにあたり、ベース取り出し電極下に空洞を形成
した後、少なくとも露出したシリコン基板表面に空洞を
埋め込まない姿態で第２の酸化シリコン膜を形成する工
程と、空洞を第１のシリコン膜で埋め込む工程と、第１
の酸化シリコン膜の一部を除去して第１のシリコン膜と
シリコン基板との間の一部に空隙を形成する工程と、少
なくとも空隙を埋め込む第２のシリコン膜を形成する工
程と、を有している。
造方法は、自己整合型の縦型バイポーラトランジスタを
形成するにあたり、ベース取り出し電極下に空洞を形成
した後、少なくとも露出したシリコン基板表面に空洞を
埋め込まない姿態で第２の酸化シリコン膜を形成する工
程と、空洞を第１のシリコン膜で埋め込む工程と、第１
の酸化シリコン膜の一部を除去して第１のシリコン膜と
シリコン基板との間の一部に空隙を形成する工程と、少
なくとも空隙を埋め込む第２のシリコン膜を形成する工
程と、を有している。
【００１１】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を説明するための工程順
の断面図である。
。図１は本発明の第１の実施例を説明するための工程順
の断面図である。
【００１２】まず、図１（ａ）に示すように、（１００
）表面を有するＮ型の単結晶シリコン基板１００ａ上に
、ベース電極コレクタ間絶縁用の酸化シリコン膜１０１
，高濃度のボロンを含む多結晶シリコン膜からなるベー
ス取り出し電極１０２を形成し、エミッタ形成予定領域
上のベース取り出し電極１０２を選択的にエッチング除
去して開口部を設ける。続いて、酸化シリコン膜１０１
を弗酸でエッチングしてベース取り出し電極１０２の下
に空洞を形成する。
）表面を有するＮ型の単結晶シリコン基板１００ａ上に
、ベース電極コレクタ間絶縁用の酸化シリコン膜１０１
，高濃度のボロンを含む多結晶シリコン膜からなるベー
ス取り出し電極１０２を形成し、エミッタ形成予定領域
上のベース取り出し電極１０２を選択的にエッチング除
去して開口部を設ける。続いて、酸化シリコン膜１０１
を弗酸でエッチングしてベース取り出し電極１０２の下
に空洞を形成する。
【００１３】次に、膜厚１０ｎｍ程度の酸化シリコン膜
１１３を減圧ＣＶＤ法で堆積し、続いて全面に多結晶シ
リコン膜を減圧ＣＶＤ法で堆積して空洞を埋め込み、こ
の多結晶シリコン膜を当方性エッチングで除去し、図１
（ｂ）に示すように、開口部底部，開口部側壁，および
ベース引き出し電極１０２上面の酸化シリコン膜１１３
を露出させる。この段階で、空洞は酸化シリコン膜１１
３，および多結晶シリコン膜１１４により埋め込まれる
。
１１３を減圧ＣＶＤ法で堆積し、続いて全面に多結晶シ
リコン膜を減圧ＣＶＤ法で堆積して空洞を埋め込み、こ
の多結晶シリコン膜を当方性エッチングで除去し、図１
（ｂ）に示すように、開口部底部，開口部側壁，および
ベース引き出し電極１０２上面の酸化シリコン膜１１３
を露出させる。この段階で、空洞は酸化シリコン膜１１
３，および多結晶シリコン膜１１４により埋め込まれる
。
【００１４】次に、多結晶シリコン膜１１４と単結晶シ
リコン基板１００ａとの間に空隙が形成されるまで酸化
シリコン膜１１３のエッチングを行ない、図１（ｃ）に
示すように、多結晶シリコン膜１１５を減圧ＣＶＤ法で
堆積して空隙を埋め込む。このとき、空隙の高さは１０
ｎｍ程度なので、多結晶シリコン膜１１５は５ｎｍ程度
堆積すれば空隙は埋め込まれる。なお、減圧ＣＶＤ法で
はなく熱酸化を利用することもできる。
リコン基板１００ａとの間に空隙が形成されるまで酸化
シリコン膜１１３のエッチングを行ない、図１（ｃ）に
示すように、多結晶シリコン膜１１５を減圧ＣＶＤ法で
堆積して空隙を埋め込む。このとき、空隙の高さは１０
ｎｍ程度なので、多結晶シリコン膜１１５は５ｎｍ程度
堆積すれば空隙は埋め込まれる。なお、減圧ＣＶＤ法で
はなく熱酸化を利用することもできる。
【００１５】次に、開口部底部のシリコン基板１００ａ
が露出するまで多結晶シリコン膜１１５をヒドラジンに
よりエッチングする。この場合、従来と同様にシリコン
基板表面１００ａは異方性エッチングされ，かつエッチ
ング膜厚のばらつきが生じるが、多結晶シリコン膜１１
５の膜厚が薄いためこのばらつきは±５オングトローム
程度であり、従来より１桁小さなばらつきとなり、バイ
ポーラトランジスタの諸特性のばらつきを大幅に減少で
きる。なお、ビドラジンによるエッチングの代りにプラ
ズマエッチングを用いることもできる。これも、被エッ
チング量が少ないため、シリコン基板１００ａが受ける
ダメージも微量であるためである。
が露出するまで多結晶シリコン膜１１５をヒドラジンに
よりエッチングする。この場合、従来と同様にシリコン
基板表面１００ａは異方性エッチングされ，かつエッチ
ング膜厚のばらつきが生じるが、多結晶シリコン膜１１
５の膜厚が薄いためこのばらつきは±５オングトローム
程度であり、従来より１桁小さなばらつきとなり、バイ
ポーラトランジスタの諸特性のばらつきを大幅に減少で
きる。なお、ビドラジンによるエッチングの代りにプラ
ズマエッチングを用いることもできる。これも、被エッ
チング量が少ないため、シリコン基板１００ａが受ける
ダメージも微量であるためである。
【００１６】その後、図１（ｄ）に示すように、熱拡散
によりベース取り出し電極１０２からボロンを拡散し、
空隙に埋め込まれた多結晶シリコン膜１１５，空洞に埋
め込まれた多結晶シリコン膜１１４をＰ型に変換し、グ
ラフトベース拡散層１０９を形成する。更に、ボロンの
イオン注入によりベース拡散層１０７を形成し、ベース
取り出し電極１０２上および開口部側壁に絶縁膜１１６
を形成し、エミッタ電極となる高濃度のＮ型の多結晶シ
リコン膜１１１により開口部を覆い、熱拡散によりエミ
ッタ拡散層１１２を形成する。
によりベース取り出し電極１０２からボロンを拡散し、
空隙に埋め込まれた多結晶シリコン膜１１５，空洞に埋
め込まれた多結晶シリコン膜１１４をＰ型に変換し、グ
ラフトベース拡散層１０９を形成する。更に、ボロンの
イオン注入によりベース拡散層１０７を形成し、ベース
取り出し電極１０２上および開口部側壁に絶縁膜１１６
を形成し、エミッタ電極となる高濃度のＮ型の多結晶シ
リコン膜１１１により開口部を覆い、熱拡散によりエミ
ッタ拡散層１１２を形成する。
【００１７】本実施例によりバイポーラトランジスタは
、従来技術によるバイポーラトランジスタに比べて増幅
率のばらつきが３０％程度改善される。
、従来技術によるバイポーラトランジスタに比べて増幅
率のばらつきが３０％程度改善される。
【００１８】なお、本実施例は（１１１）面を有する単
結晶シリコン基板に対しても適用できることは明かであ
る。
結晶シリコン基板に対しても適用できることは明かであ
る。
【００１９】図２は本発明の第２の実施例を説明するた
めの工程順の断面図である。第１の実施例では、ベース
取り出し電極１０２の下の空洞を酸化シリコン膜１１３
と多結晶シリコン膜１１４とで埋め込み、多結晶シリコ
ン膜１１４と単結晶シリコン基板１００ａとの間の空隙
を多結晶シリコン膜１１５で埋め込んだが、空隙に対す
る埋め込みはこの方法に限定するものではない。本実施
例では、選択エピタキシャル成長を用いることにより、
工程を更に簡略化している。
めの工程順の断面図である。第１の実施例では、ベース
取り出し電極１０２の下の空洞を酸化シリコン膜１１３
と多結晶シリコン膜１１４とで埋め込み、多結晶シリコ
ン膜１１４と単結晶シリコン基板１００ａとの間の空隙
を多結晶シリコン膜１１５で埋め込んだが、空隙に対す
る埋め込みはこの方法に限定するものではない。本実施
例では、選択エピタキシャル成長を用いることにより、
工程を更に簡略化している。
【００２０】まず、図２（ａ）に示すように、第１の実
施例と同様にして多結晶シリコン膜１１４と単結晶シリ
コン基板１００ａとの間に空隙を形成する。続いて、シ
リコンの選択エピタキシャル成長を行なうと、図２（ｂ
）に示すように、開口部底面のシリコン基板１００ａ表
面には（１００）面を有するシリコンエピタキシャル層
１１８が選択的に成長し、他の部分は多結晶シリコン膜
１１７が成長する。これにより、ベース取り出し電極１
０２とシリコン基板１００ａとがシリコンにより接続す
る。その後、熱処理によりグラフトベース拡散層１０９
，ベース拡散層１０７を形成し、ベース取り出し電極１
０２上および開口部側壁に絶縁膜１１６を形成し、エミ
ッタ電極用の多結晶シリコン膜１１１，エミッタ拡散層
１１２を形成して、図２（ｃ）に示した構造のバイポー
ラトランジスタを得る。
施例と同様にして多結晶シリコン膜１１４と単結晶シリ
コン基板１００ａとの間に空隙を形成する。続いて、シ
リコンの選択エピタキシャル成長を行なうと、図２（ｂ
）に示すように、開口部底面のシリコン基板１００ａ表
面には（１００）面を有するシリコンエピタキシャル層
１１８が選択的に成長し、他の部分は多結晶シリコン膜
１１７が成長する。これにより、ベース取り出し電極１
０２とシリコン基板１００ａとがシリコンにより接続す
る。その後、熱処理によりグラフトベース拡散層１０９
，ベース拡散層１０７を形成し、ベース取り出し電極１
０２上および開口部側壁に絶縁膜１１６を形成し、エミ
ッタ電極用の多結晶シリコン膜１１１，エミッタ拡散層
１１２を形成して、図２（ｃ）に示した構造のバイポー
ラトランジスタを得る。
【００２１】本実施例では、選択エピタキシャル成長の
際に成長する多結晶シリコン膜により、ベース引き出し
電極とシリコン基板とを接続するため、シリコンエピキ
シャル層の膜厚分だけエミッタ形成予定領域のシリコン
基板表面が高くなる。この多結晶シリコン膜およびシリ
コンエピキシャル層をエッチングせずにエミッタ電極，
エミッタ拡散層を形成できることから、第１の実施例よ
り製造工程が簡略化される。加えて、ベース幅のばらつ
きもシリコンエピキシャル層の膜厚のばらつきのみとな
り、特性のばらつきが第１の実施例より更に低減する。
際に成長する多結晶シリコン膜により、ベース引き出し
電極とシリコン基板とを接続するため、シリコンエピキ
シャル層の膜厚分だけエミッタ形成予定領域のシリコン
基板表面が高くなる。この多結晶シリコン膜およびシリ
コンエピキシャル層をエッチングせずにエミッタ電極，
エミッタ拡散層を形成できることから、第１の実施例よ
り製造工程が簡略化される。加えて、ベース幅のばらつ
きもシリコンエピキシャル層の膜厚のばらつきのみとな
り、特性のばらつきが第１の実施例より更に低減する。
【００２２】
【発明の効果】以上説明したように本発明は、シリコン
基板とベース取り出し電極とを接続するためのシリコン
膜の成長膜厚を従来より１桁少なくすることができるた
め、バイポーラトランジスタの諸特性のばらつきを大幅
に低減することができる。
基板とベース取り出し電極とを接続するためのシリコン
膜の成長膜厚を従来より１桁少なくすることができるた
め、バイポーラトランジスタの諸特性のばらつきを大幅
に低減することができる。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図４】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
１００ａ，１００ｂ 単結晶シリコン基板１０１
，１０３，１１３ 酸化シリコン膜１０２
ベース取り出し電極 １０４，１０５ 窒化シリコン膜１０６
空洞 １０７ ベース拡散層 １０８，１０８ａ，１１１，１１４，１１５，１１７
多結晶シリコン膜 １０９ グラフトベース拡散層 １１０，１１６ 絶縁膜 １１２ エミッタ拡散層
，１０３，１１３ 酸化シリコン膜１０２
ベース取り出し電極 １０４，１０５ 窒化シリコン膜１０６
空洞 １０７ ベース拡散層 １０８，１０８ａ，１１１，１１４，１１５，１１７
多結晶シリコン膜 １０９ グラフトベース拡散層 １１０，１１６ 絶縁膜 １１２ エミッタ拡散層
Claims (2)
- 【請求項１】 一導電型の単結晶シリコン基板の一主
面に縦型バイポーラトランジスタを形成する半導体装置
の製造方法において、前記単結晶シリコン基板上に第１
の酸化シリコン膜を介して逆導電型の多結晶シリコン膜
を形成する工程と、エミッタ形成予定領域の前記逆導電
型の多結晶シリコン膜を選択的に除去して開口部を設け
、前記開口部底部に前記第１の酸化シリコン膜を露出さ
せ、前記逆導電型多結晶シリコン膜からなるベース取り
出し電極を形成する工程と、前記開口部から弗酸により
前記第１の酸化シリコン膜のエッチングを行ない、前記
開口部端部から前記ベース取り出し電極側に空洞を形成
し、かつ、前記開口部底部に前記単結晶シリコン基板表
面の露出面を形成する工程と、前記空洞を埋め込まない
姿態で、少なくとも前記露出面に第２の酸化シリコン膜
を形成する工程と、前記空洞を第１のシリコン膜で埋め
込む工程と、前記第２の酸化シリコン膜をエッチングし
て、少なくとも前記第１のシリコン膜と前記露出面との
間の一部に空隙を形成する工程と、前記空隙を第２のシ
リコン膜で埋め込む工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記空隙を前記第２のシリコン膜で埋
め込む工程において、前記露出面に選択的に単結晶シリ
コン膜を形成することを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112088A JPH04340721A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112088A JPH04340721A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340721A true JPH04340721A (ja) | 1992-11-27 |
Family
ID=14577803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112088A Pending JPH04340721A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103196596A (zh) * | 2013-03-21 | 2013-07-10 | 揣荣岩 | 基于牺牲层技术的纳米膜压力传感器及其制造方法 |
| JP2021534424A (ja) * | 2018-08-29 | 2021-12-09 | クアンタム−エスアイ インコーポレイテッドQuantum−Si Incorporated | サンプルウェル作製技法および集積センサデバイス用の構造 |
| US12179204B2 (en) | 2018-12-03 | 2024-12-31 | Quantum-Si Incorporated | Sample well fabrication techniques and structures for integrated sensor |
-
1991
- 1991-05-17 JP JP3112088A patent/JPH04340721A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103196596A (zh) * | 2013-03-21 | 2013-07-10 | 揣荣岩 | 基于牺牲层技术的纳米膜压力传感器及其制造方法 |
| CN103196596B (zh) * | 2013-03-21 | 2015-04-01 | 揣荣岩 | 基于牺牲层技术的纳米膜压力传感器及其制造方法 |
| JP2021534424A (ja) * | 2018-08-29 | 2021-12-09 | クアンタム−エスアイ インコーポレイテッドQuantum−Si Incorporated | サンプルウェル作製技法および集積センサデバイス用の構造 |
| TWI848970B (zh) * | 2018-08-29 | 2024-07-21 | 美商寬騰矽公司 | 用於積體感測器器件之樣本井製造技術及結構 |
| US12179204B2 (en) | 2018-12-03 | 2024-12-31 | Quantum-Si Incorporated | Sample well fabrication techniques and structures for integrated sensor |
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