JPH04236372A - 半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体メモリ装置など
の半導体集積回路装置の良否判定を行うための半導体集
積回路試験装置に関するものである。

【０００２】

【従来の技術】図６は従来の半導体集積回路試験装置の
要部構成を含むブロック図である。図７は図６中の比較
器の動作を説明するための図、図８は図６中のデジタル
コンパレ−タの構成図、図９は半導体メモリ装置の一特
性試験を実施した時の結果を例示した図、図１０，図１
１は上記特性試験に要する時間を説明するための図であ
る。

【０００３】図６〜１１において１は半導体集積回路装
置としての半導体メモリ装置、２は上記半導体メモリ装
置１のデ−タ出力ピン、３は上記デ−タ出力ピン２より
出力されるデ−タ、４は上記デ−タ３を伝播させる信号
伝播線、５は半導体集積回路試験装置、６ａ，６ｂは上
記半導体集積回路試験装置５の内部にあって、上記デ−
タ３の電圧レベルを一定の電圧レベルと比較する比較器
、７は上記比較器６ａ，６ｂに比較を実行する時間を与
えるストロ−ブポイント、８は上記比較器６ａにあって
上記デ−タ３の電圧レベルと比較するためのスレッシュ
ホ−ルドレベルＶｏｈ、９は上記比較器６ｂにあって上
記デ−タ３の電圧レベルと比較するためのスレッシュホ
−ルドレベルＶｏｌ、１０ａ，１０ｂは比較器６ａ，６
ｂの出力、１１は上記出力１０ａ，１０ｂを受け、期待
どおりのデ−タであるかどうかを判定するデジタルコン
パレ−タ、１２は上記デジタルコンパレ−タ１１の内部
にあって、上記出力１０ａ，１０ｂのどちらかの出力を
選択する選択回路、１３は上記デジタルコンパレ−タ１
１における試験判定の判定基準となる、あるいは上記選
択回路１２の選択基準にも使用される期待値、１４は上
記デジタルコンパレ−タ１１の内部にあって、上記選択
回路１２から出力されたデ−タと期待値１３の値を比較
する比較判定回路である。

【０００４】次にまず半導体集積回路試験装置で試験さ
れた半導体集積回路装置の試験結果に対する良／不良の
判定動作について、１Ｍｂｉｔのメモリ容量を持つ半導
体メモリ装置を試験する場合を例にとり説明する。

【０００５】いま半導体メモリ装置１内の一つのメモリ
セル（図示せず）のデ−タを読みだすと、デ−タ出力ピ
ン２からデ−タ３が出力される。この出力デ−タ３は、
信号伝播線４を介して半導体集積回路試験装置５の比較
器６ａ，６ｂに送られ、予め設定したストロ−ブポイン
ト７の時間において、比較器６ａの場合は、予め設定し
たスレッシュホ−ルドレベルＶｏｈ８よりも高い電圧か
どうかを判定し、比較器６ｂの場合は、同じく予め設定
したスレッシュホ−ルドレベルＶｏｌ９よりも低い電圧
かどうかを判定する。なお、スレッシュホ−ルドレベル
Ｖｏｈ８，Ｖｏｌ９は専用のレベル発生回路（図示せず
）より供給される。

【０００６】判定は、例えば比較器６ａにおいてはデ−
タ３がスレッシュホ−ルドレベルＶｏｈ８よりも高けれ
ば“１”を、そうでなければ“０”を、または比較器６
ｂにおいてもデ−タ３がスレッシュホ−ルドレベルＶｏ
ｌ９よりも低ければ“０”を、そうでなければ“１”を
出力する。この事例の場合、読みだしたメモリセルが論
理値“Ｈ”をデ−タとして保持し、かつデ−タ出力ピン
２から出力されたデ−タ３のレベルがスレッシュホ−ル
ドレベルＶｏｈ８よりも、十分高いレベルであったと仮
定すると、比較器６ａの出力１０ａは“１”、比較器６
ｂの出力１０ｂも“１”となる。

【０００７】次いで、比較器６ａ，６ｂの出力１０ａ，
１０ｂはデジタルコンパレ−タ１１へ送られ、その内部
にある選択回路１２に入り、期待値１３（発生回路は図
示せず）の値により出力１０ａ，１０ｂのどちらかが選
択され、次の比較判定回路１４に送られる。期待値１３
は試験された半導体集積回路装置の試験結果が正しいと
仮定した場合に、その半導体集積回路試験装置５が出力
するであろうデ−タの論理値（“Ｈ”または“Ｌ”）に
対応した値（“１”または“０”）を持つデ−タのこと
である。従って、上記選択回路１２は、期待値１３が“
１”の場合は出力１０ａを、“０”の場合は出力１０ｂ
を選択する。

【０００８】また、この事例の場合であれば、期待値１
３が“１”であったと仮定すれば比較器６ａの出力１０
ａ（デ−タの値は“１”）が選択される。次いで、比較
判定回路１４は、上記選択回路１２から出力されたデ−
タと期待値１３の値を比較し、同じ値であるならば半導
体集積回路装置の出力デ−タ３は正しい（良）、またそ
うでなければ誤っている（不良）と判定する。この事例
の場合であれば、読みだしたメモリセルのデ−タは正し
い（良）と判定される。

【０００９】以上の動作を各メモリセルごとに実施し、
全てのメモリセルが良と判定されれば、その半導体メモ
リ装置１の試験判定結果は良であると決定される。一方
、一つでも不良と判定されるメモリセルがあれば、試験
時間の短縮のため、たとえ判定を下していないメモリセ
ルが残っていても、その判定をした時点で試験を中止し
、その半導体メモリ装置１の試験結果は不良であると決
定される。

【００１０】次に半導体メモリ装置１の特性試験の方法
を説明する。半導体メモリ装置１の特性試験の一つにシ
ュムプロットがある。これは幾つかある試験条件パラメ
−タ（電源電圧や各種信号の入力タイミングなど）のう
ちの２つの条件パラメ−タを一定の間隔で変化させ、そ
れぞれの試験条件で試験を実施し、その良／不良の判定
結果を上記２つの条件パラメ−タを縦軸と横軸にとった
マトリクス状にプロットし、半導体メモリ装置１の特性
を調査するものである。

【００１１】図９はその一例を示したものであり、半導
体メモリ装置１に与える電源電圧を縦軸にとり、４Ｖ〜
６Ｖまで０．２Ｖきざみに１１ポイント変化させ、前述
の各メモリセルの出力３を期待値１３と比較するための
タイミングであるストロ−ブポイント７の時間を横軸に
とり、９５ｎｓ〜１２０ｎｓまで１ｎｓきざみに２６ポ
イント変化させ、合計１１ポイント×２６ポイント＝２
８６ポイントについて、各試験条件で試験を実施し、良
であればアスタリスクマ−ク“＊”を、不良であれば空
白をプロットしたものである。

【００１２】次いで図１０はこのシュムプロットの実行
時間を半導体メモリ装置１のメモリ容量の大きさごとに
試算した結果を示したものである。なお、試算の条件は
、１回の試験で各メモリセル９回読みだしあるいは書き
込みを行うマ−チングパタ−ン、試験サイクル時間は２
２０ｎｓ、シュムプロット数は、縦軸１５ポイント×横
軸５１ポイント＝７６５ポイントで、良であると判定し
たポイント数（アスタリスクマ−ク“＊”の数）は５０
６ポイントであり、半導体メモリ装置１はダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）であるとし
た。

【００１３】

【発明が解決しようとする課題】従来の半導体集積回路
試験装置は以上のように構成されているので、特性試験
、特にシュムプロットの採取に当たっては、測定を繰り
返さなくてはならず、例えば１６Ｍｂｉｔの半導体メモ
リ装置の場合４．６時間も要するなど、採取に要する時
間が半導体メモリ装置の容量が増加するに従って、飛躍
的に増大し、その結果、事実上大容量の半導体メモリ装
置の特性評価が実施できなくなるという問題点があった
。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、半導体集積回路装置から出力さ
れる出力デ−タを高速でデジタル化して一旦記憶してお
き、その後デ−タをデジタル処理し、半導体集積回路装
置の良否判定を実施することにより、特性試験、特にシ
ュムプロットの採取時間を低減できる半導体集積回路試
験装置を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る半導体集
積回路試験装置は、半導体集積回路装置（半導体メモリ
装置１）から出力された信号を高速にサンプリングして
デジタル信号に変換する信号変換手段（高速Ａ／Ｄコン
バ−タ１５）と、この信号変換手段からのデジタル信号
と期待値とを比較する比較手段（デジタルコンパレ−タ
１７）と、この比較手段の比較結果を一時的に蓄える第
１の記憶手段（高速バッファメモリ１９）と、この第１
の記憶手段内のデ−タとの間で論理積を作る演算手段（
演算装置２０）と、この演算手段の演算結果を蓄える第
２の記憶手段（大容量メモリ２４）とを備え、この第２
の記憶手段内のデ−タを調べることにより上記半導体集
積回路装置の良否判定を行うものである。

【００１６】

【作用】信号変換手段（高速Ａ／Ｄコンバ−タ１５）は
半導体集積回路装置（半導体メモリ装置１）から出力さ
れた信号を高速にサンプリングしてデジタル信号に変換
する。比較手段（デジタルコンパレ−タ１７）は信号変
換手段からのデジタル信号と期待値とを比較する。第１
の記憶手段（高速バッファメモリ１９）は比較手段の比
較結果を一時的に蓄える。演算手段（演算装置２０）は
第１の記憶手段内のデ−タとの間で論理積を作る。第２
の記憶手段（大容量メモリ２４）は演算手段の演算結果
を蓄える。半導体集積回路装置の良否判定は第２の記憶
手段内のデ−タを調べることにより行われる。

【００１７】

【実施例】図１はこの発明の一実施例に係る半導体集積
回路試験装置の要部構成を含むブロック図である。図２
はこの実施例の動作を説明するための構成図、図３はこ
の実施例におけるデジタルコンパレ−タの動作を説明す
るための図、図４はこの実施例の効果を説明するための
シュムプロットのモデル図、図５はこの実施例の効果を
説明するためのシュムプロット図である。図１〜５にお
いて、１５はアナログ信号をデジタル信号に高速に変換
する信号変換手段としての高速Ａ／Ｄコンバ−タ、１６
は上記高速Ａ／Ｄコンバ−タ１５から出力されるデジタ
ル信号、１７は上記デジタル信号１６を期待値１３と比
較判定し、“０”と“１”の２値に変換する比較手段と
してのデジタルコンパレ−タ、１８は上記デジタルコン
パレ−タ１７より出力されるビット列、１９は上記ビッ
ト列１８を高速に取り込み、一時的に蓄える第１の記憶
手段としての高速バッファメモリ、２０は上記高速バッ
ファメモリ１９内のデ−タとの間で論理積を作る演算手
段としての演算装置、２１，２２は上記演算装置２０内
にあって、演算するデ−タを蓄えるレジスタ、２３はシ
ュムプロットの一列、２４は上記演算装置２０で演算さ
れた最終結果を蓄える第２の記憶手段としての低速大容
量メモリ装置である。

【００１８】次に動作について説明する。まず半導体メ
モリ装置１内のメモリセル（図示せず）のデ−タを順次
読みだすと、従来と同様、デ−タ出力ピン２からデ−タ
３が出力される。この出力デ−タ３を、信号伝播線４を
介して半導体集積回路試験装置５の高速Ａ／Ｄコンバ−
タ１５に送り、例えば６ｂｉｔを１Ｇサンプリング／ｓ
のサンプリング速度でデジタル信号１６に変換する。変
換されたデジタル信号１６は、デジタルコンパレ−タ１
７に送られる。デジタルコンパレ−タ１７は、予め設定
したスレッシュホ−ルドレベルＶｏｈ８，Ｖｏｌ９およ
び期待値１３により、上記デジタル信号１６を“０”と
“１”の２値に変換し、ビット列１８を形成する。

【００１９】この時、期待値１３が論理値“Ｈ”である
場合は、上記デジタル信号１６がスレッシュホ−ルドレ
ベルＶｏｈ８よりも高い電圧を示す部分を“１”、そう
でない部分を“０”の値にする。また、期待値１３が論
理値“Ｌ”である場合は、上記デジタル信号１６がスレ
ッシュホ−ルドレベルＶｏｌ９よりも低い電圧を示す部
分を“１”、そうでない部分を“０”の値にする。

【００２０】つまりどちらの場合も、期待値を満足して
いる部分を“１”、満足していない部分を“０”と変換
することになる。この意味で、この時出来上がるビット
列１８は、“１”が良を、“０”が不良を意味しており
、従来のストロ−ブポイント７を一定のきざみで変更し
て繰り返し試験した結果と対応している。例えばこのビ
ット列１８が３６ｂｉｔの列であったとすれば、ストロ
−ブポイント７を３６ステップだけ変更して繰り返し試
験したものと同等である。

【００２１】次いで上記ビット列１８を、一旦、数１０
０Ｋｂｉｔ程度の容量を持つ高速バッファメモリ１９に
一時的に蓄える。そして、半導体メモリ装置１の持つ全
メモリセルの出力デ−タを、上記の動作にしたがって、
この高速バッファメモリ１９に蓄えることを繰り返す。 この動作が完了したとき、高速バッファメモリ１９には
、半導体メモリ装置１の全メモリセルの出力デ−タの期
待値判定後の結果が蓄えられたことになる。

【００２２】次いで上記高速バッファメモリ１９内のデ
−タを、順次演算装置２０内のレジスタ２１に転送し、
同じく演算装置２０内のレジスタ２２のデ−タ（ビット
列）との間で論理積の演算を、上記高速バッファメモリ
１９内のデ−タがなくなるまで繰り返し行う。レジスタ
２２のデ−タ（ビット列）の初期値は全ビット“１”で
ある。この結果最終的にレジスタ２２に残ったデ−タ（
ビット列）は、上記高速バッファメモリ１９内の全ての
デ−タにおいて“１”となっているビット列のみに“１
”が指定されたものとなり、言い換えれば、試験された
半導体メモリ装置１の全メモリセルの出力デ−タが良と
なった部分のみを示したものである。そしてシュムプロ
ットにおけるストロ−ブポイント７を一定のきざみで変
更して繰り返し試験した結果と対応しており、ビット列
“１”をアスタリスク“＊”とすれば、図４の列２３の
部分（横軸に平行な列）に表示されるプロット結果とな
っている。

【００２３】次いで最終的にレジスタ２２に残った上記
デ−タ（ビット列）は大容量メモリ２４に送られ、蓄え
られる。そして、シュムプロットの縦軸に設定した試験
条件のパラメ−タを変化させながら上記の動作を繰り返
し、大容量メモリ２４に順次蓄える。

【００２４】最後に大容量メモリ２４内のデ−タを順番
に列挙し、“１”のビットを“＊”、“０”のビットを
空白に置き換えれば従来と同様のシュムプロットとなる
。シュムプロットはＣＲＴに表示されたり、プリンタに
出力されたりする。

【００２５】なお、上記実施例ではシュムプロットの縦
軸のパラメ−タを電源電圧としたが、他のパラメ−タ、
例えば動作タイミングであってもよい。また、上記実施
例では特性試験、特にシュムプロットについて説明した
が、半導体集積回路装置の出力デ−タをグラフィカルに
ディスプレイ装置に表示するＥＷＳ（エンジニアリング
・ワ−ク・ステ−ション）の機能を高速に処理できる装
置であってもよく、上記実施例と同様の効果を奏する。

【００２６】

【発明の効果】以上のように本発明によれば、半導体集
積回路装置から出力された信号を高速にサンプリングし
てデジタル信号に変換する信号変換手段と、この信号変
換手段からのデジタル信号と期待値とを比較する比較手
段と、この比較手段の比較結果を一時的に蓄える第１の
記憶手段と、この第１の記憶手段内のデ−タとの間で論
理積を作る演算手段と、この演算手段の演算結果を蓄え
る第２の記憶手段とを備えて構成したので、ストロ−ブ
ポイントを変化させることなく、半導体集積回路装置の
出力デ−タを評価できるようになり、半導体集積回路装
置の特性試験、特にシュムプロットの一方の軸の試験条
件のパラメ−タを変化させて繰り返し試験を実施する必
要がなく、もう一方の試験条件のパラメ−タのみを変化
させて繰り返し試験を実施すればよいため、シュムプロ
ットの採取時間を従来の数１０分の１から数１００分の
１程度に短縮できるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る半導体集積回路試験
装置の要部構成を含むブロック図である。

【図２】この実施例の動作を説明するための構成図であ
る。

【図３】この実施例におけるデジタルコンパレ−タの動
作を説明するための図である。

【図４】この実施例の効果を説明するためのシュムプロ
ットのモデル図である。

【図５】この実施例の効果を説明するためのシュムプロ
ット図である。

【図６】従来の半導体集積回路試験装置の要部構成を含
むブロック図である。

【図７】図６中の比較器の動作を説明するための図であ
る。

【図８】図６中のデジタルコンパレ−タの構成図である
。

【図９】半導体メモリ装置の一特性試験を実施した時の
結果を例示した図である。

【図１０】上記特性試験に要する時間を説明するための
図である。

【図１１】上記特性試験に要する時間を説明するための
図である。

【符号の説明】

１　　半導体メモリ装置（半導体集積回路装置）５　　
半導体集積回路試験装置 １５　　高速Ａ／Ｄコンバ−タ（信号変換手段）１７　
　デジタルコンパレ−タ（比較手段）１９　　高速バッ
ファメモリ（第１の記憶手段）２０　　演算装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体集積回路装置から出力された信
   号と期待値とを比較することによって半導体集積回路装
   置の良否を判定する半導体集積回路試験装置において、
   上記半導体集積回路装置から出力された信号を高速にサ
   ンプリングしてデジタル信号に変換する信号変換手段と
   、この信号変換手段からのデジタル信号と期待値とを比
   較する比較手段と、この比較手段の比較結果を一時的に
   蓄える第１の記憶手段と、この第１の記憶手段内のデ−
   タとの間で論理積を作る演算手段と、この演算手段の演
   算結果を蓄える第２の記憶手段とを備え、この第２の記
   憶手段内のデ−タを調べることにより上記半導体集積回
   路装置の良否判定を行うことを特徴とする半導体集積回
   路試験装置。