JPH05297066A - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
- Publication number
- JPH05297066A JPH05297066A JP4101074A JP10107492A JPH05297066A JP H05297066 A JPH05297066 A JP H05297066A JP 4101074 A JP4101074 A JP 4101074A JP 10107492 A JP10107492 A JP 10107492A JP H05297066 A JPH05297066 A JP H05297066A
- Authority
- JP
- Japan
- Prior art keywords
- expected value
- value data
- memory
- output
- determination circuit
- Prior art date
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 期待値データを記憶容量の小さなメモリで記
憶できるようにしたもの。 【構成】 複数のピンから被測定対象物が出力する応答
信号を複数のブロックに分け、ブロック毎に期待値デー
タと比較するＬＳＩテスタであって、ブロック毎に設け
られていて、複数の応答信号が入力される判定回路と、
判定回路毎に出力する期待値データが記憶されていて、
プログラムカウンタの指定するアドレスに基づいて各判
定回路に期待値データを順次出力するメモリと、メモリ
の出力する期待値データを判定回路に保持するラッチ信
号を各判定回路に出力するラッチ信号発生回路とを設
け、被測定対象物が出力する応答信号を判定回路毎に期
待値データと比較し、被測定対象物の良否を判定するよ
うにしている。
憶できるようにしたもの。 【構成】 複数のピンから被測定対象物が出力する応答
信号を複数のブロックに分け、ブロック毎に期待値デー
タと比較するＬＳＩテスタであって、ブロック毎に設け
られていて、複数の応答信号が入力される判定回路と、
判定回路毎に出力する期待値データが記憶されていて、
プログラムカウンタの指定するアドレスに基づいて各判
定回路に期待値データを順次出力するメモリと、メモリ
の出力する期待値データを判定回路に保持するラッチ信
号を各判定回路に出力するラッチ信号発生回路とを設
け、被測定対象物が出力する応答信号を判定回路毎に期
待値データと比較し、被測定対象物の良否を判定するよ
うにしている。
Description
【０００１】
【産業上の利用分野】本発明は、被測定対象物（以下、
ＤＵＴと省略する）の応答信号と期待値データを比較し
て得たフェイルデータに基づきＤＵＴの合否を判断する
ＬＳＩテスタに関し、更に詳しくは、期待値データが記
憶される期待値メモリを小さな容量のメモリで対応でき
るようにしたＬＳＩテスタに関する。
ＤＵＴと省略する）の応答信号と期待値データを比較し
て得たフェイルデータに基づきＤＵＴの合否を判断する
ＬＳＩテスタに関し、更に詳しくは、期待値データが記
憶される期待値メモリを小さな容量のメモリで対応でき
るようにしたＬＳＩテスタに関する。
【０００２】
【従来の技術】図４は、従来のＬＳＩテスタの構成ブロ
ック図である。図中、１はタイミングジェネレータで、
各回路の動作タイミングとなるタイミングクロックを出
力する。２はプログラムカウンタで、タイミングジェネ
レータ１から入力したテストレートクロックＣＫ1（以
下、レートクロックＣＫ1という）に基づき、パターン
メモリ（図省略）にアドレスを指定すると共に、期待値
メモリ３にアドレスを指定する。
ック図である。図中、１はタイミングジェネレータで、
各回路の動作タイミングとなるタイミングクロックを出
力する。２はプログラムカウンタで、タイミングジェネ
レータ１から入力したテストレートクロックＣＫ1（以
下、レートクロックＣＫ1という）に基づき、パターン
メモリ（図省略）にアドレスを指定すると共に、期待値
メモリ３にアドレスを指定する。
【０００３】パターンメモリは、ＤＵＴ４を検査するパ
ターンデータが記憶されたメモリで、プログラムカウン
タ２で指定されるアドレスに従ってパターンデータをＤ
ＵＴ４に出力する。一方、期待値メモリ３は、ＤＵＴ４
の応答信号を検査する期待値データが記憶されたメモリ
で、プログラムカウンタ２で指定されるアドレスに従っ
て期待値データを判定回路５に出力する。
ターンデータが記憶されたメモリで、プログラムカウン
タ２で指定されるアドレスに従ってパターンデータをＤ
ＵＴ４に出力する。一方、期待値メモリ３は、ＤＵＴ４
の応答信号を検査する期待値データが記憶されたメモリ
で、プログラムカウンタ２で指定されるアドレスに従っ
て期待値データを判定回路５に出力する。
【０００４】期待値メモリ３は、ＤＵＴ４がコンパレー
タ６1、６2、〜６nを介して出力する応答信号と同じ数
のビット幅を有していて、コンパレータ６1、６2、〜６
n毎に設けられた判定回路５に各チャンネルから期待値
データを出力する。判定回路５は、タイミングジェネレ
ータ１から入力されるラッチクロックＣＫ 2に基づいて
期待値メモリ３の期待値データを保持し、この期待値デ
ータをストローブクロックＣＫ3に基づいてＤＵＴ５か
ら入力されている応答信号と比較する。
タ６1、６2、〜６nを介して出力する応答信号と同じ数
のビット幅を有していて、コンパレータ６1、６2、〜６
n毎に設けられた判定回路５に各チャンネルから期待値
データを出力する。判定回路５は、タイミングジェネレ
ータ１から入力されるラッチクロックＣＫ 2に基づいて
期待値メモリ３の期待値データを保持し、この期待値デ
ータをストローブクロックＣＫ3に基づいてＤＵＴ５か
ら入力されている応答信号と比較する。
【０００５】図５は、図４の期待値メモリの構成を示し
た図である。期待値メモリ３は、ＤＵＴ４の出力チャン
ネル数と同じビット幅を有していて、プログラムカウン
タ２で指定されるアドレスに従って期待値データを出力
する。図は、斜線で示したアドレス“ｎ＋１”領域の期
待値データが判定回路に出力される場合の例を示してい
る。
た図である。期待値メモリ３は、ＤＵＴ４の出力チャン
ネル数と同じビット幅を有していて、プログラムカウン
タ２で指定されるアドレスに従って期待値データを出力
する。図は、斜線で示したアドレス“ｎ＋１”領域の期
待値データが判定回路に出力される場合の例を示してい
る。
【０００６】図６は、従来のＬＳＩテスタの動作を説明
するタイミングチャートで、図７に示すような集積回路
化されたレジスタ回路をＤＵＴとする場合のものであ
る。図７において、４1はシフトレジスタで、１ビット
のレジスタがｎ個直列に接続されていて、第一のクロッ
ク信号ＣＫ41が入力される毎にデータが順次取り込まれ
る。４2はパラレルレジスタで、第二のクロック信号Ｃ
Ｋ42が入力されると、シフトレジスタ４1に保持したｎ
ビットのデータを一括して取り込んで出力する。
するタイミングチャートで、図７に示すような集積回路
化されたレジスタ回路をＤＵＴとする場合のものであ
る。図７において、４1はシフトレジスタで、１ビット
のレジスタがｎ個直列に接続されていて、第一のクロッ
ク信号ＣＫ41が入力される毎にデータが順次取り込まれ
る。４2はパラレルレジスタで、第二のクロック信号Ｃ
Ｋ42が入力されると、シフトレジスタ４1に保持したｎ
ビットのデータを一括して取り込んで出力する。
【０００７】図６において、（Ａ）はタイミングジェネ
レータの出力するレートクロックＣＫ1、（Ｂ）はプロ
グラムカウンタが指定するアドレス、（Ｃ）はタイミン
グジェネレータが判定回路に出力するラッチクロックＣ
Ｋ2、（Ｄ）は判定回路に保持された期待値データ、
（Ｅ）はＤＵＴに入力されるデータ、（Ｆ）はＤＵＴに
入力される第一のクロック信号ＣＫ41、（Ｇ）はＤＵＴ
に入力される第二のクロック信号42ＣＫ42、（Ｈ）はＤ
ＵＴの出力するデータ、（Ｉ）はタイミングジェネレー
タが判定回路に出力するストローブクロックＣＫ3であ
る。
レータの出力するレートクロックＣＫ1、（Ｂ）はプロ
グラムカウンタが指定するアドレス、（Ｃ）はタイミン
グジェネレータが判定回路に出力するラッチクロックＣ
Ｋ2、（Ｄ）は判定回路に保持された期待値データ、
（Ｅ）はＤＵＴに入力されるデータ、（Ｆ）はＤＵＴに
入力される第一のクロック信号ＣＫ41、（Ｇ）はＤＵＴ
に入力される第二のクロック信号42ＣＫ42、（Ｈ）はＤ
ＵＴの出力するデータ、（Ｉ）はタイミングジェネレー
タが判定回路に出力するストローブクロックＣＫ3であ
る。
【０００８】(1)タイミングジェネレータ１からレート
クロックＣＫ1がプログラムカウンタ２に入力される。
プログラムカウンタ２は、このレートクロックＣＫ1に
基づいて期待値メモリ３のアドレスを指定すと共に、パ
ターンメモリのアドレスを指定する。アドレスが指定さ
れた期待値メモリ３は、期待値データを判定回路５に出
力し、パターンメモリは、検査データをＤＵＴ４に出力
する。
クロックＣＫ1がプログラムカウンタ２に入力される。
プログラムカウンタ２は、このレートクロックＣＫ1に
基づいて期待値メモリ３のアドレスを指定すと共に、パ
ターンメモリのアドレスを指定する。アドレスが指定さ
れた期待値メモリ３は、期待値データを判定回路５に出
力し、パターンメモリは、検査データをＤＵＴ４に出力
する。
【０００９】(2)続いて、判定回路５には、タイミング
ジェネレータ１からラッチクロックＣＫ2が入力され、
期待値メモリ３から入力される期待値データが保持され
る。この(1)〜(2)の動作は、レートクロックＣＫ1が入力
される毎に繰り返される。 (3)一方、パターンメモリがＤＵＴ４に出力するデータ
は、第一のクロック信号ＣＫ41の入力によって逐次シフ
トレジスタ４1に取り込まれる。
ジェネレータ１からラッチクロックＣＫ2が入力され、
期待値メモリ３から入力される期待値データが保持され
る。この(1)〜(2)の動作は、レートクロックＣＫ1が入力
される毎に繰り返される。 (3)一方、パターンメモリがＤＵＴ４に出力するデータ
は、第一のクロック信号ＣＫ41の入力によって逐次シフ
トレジスタ４1に取り込まれる。
【００１０】(4)ｎ個のデータがシフトレジスタ４1に取
り込まれた後、第二のクロック信号ＣＫ42がＤＵＴ４に
入力されると、ｎ個のデータが一括してパラレルレジス
タ４2からコンパレータ６1、６2、〜６nを介し判定回路
５に出力される。 (4)'この時、判定回路５は、既に、期待値メモリ３から
（ｎ＋１）番目レートクロックＣＫ1によって指定され
た期待値データ、即ち、（ｎ＋１）番地に記憶されてい
る期待値データが入力されている。
り込まれた後、第二のクロック信号ＣＫ42がＤＵＴ４に
入力されると、ｎ個のデータが一括してパラレルレジス
タ４2からコンパレータ６1、６2、〜６nを介し判定回路
５に出力される。 (4)'この時、判定回路５は、既に、期待値メモリ３から
（ｎ＋１）番目レートクロックＣＫ1によって指定され
た期待値データ、即ち、（ｎ＋１）番地に記憶されてい
る期待値データが入力されている。
【００１１】(5)この状態で、タイミングジェネレータ
１から判定回路５にストローブクロックＣＫ3が入力さ
れると、判定回路５は、ＤＵＴ４から入力されているｎ
個のデータと期待値メモリ３から入力した期待値データ
とを比較し、その結果をフェイルメモリに出力する。
１から判定回路５にストローブクロックＣＫ3が入力さ
れると、判定回路５は、ＤＵＴ４から入力されているｎ
個のデータと期待値メモリ３から入力した期待値データ
とを比較し、その結果をフェイルメモリに出力する。
【００１２】
【発明が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、ＤＵＴがシリアル入力で、パラレル出力の
ような場合、即ち、シフトレジスタのように、パターン
入力サイクルｎ回に対して、パターン比較サイクルが１
回行われるだけのような場合には、ｎ対１の割合でしか
期待値メモリが使用されないために、メモリの使用率が
悪く、且つ、ビット数の大きな期待値メモリが必要とな
るという欠点がある。
Ｉテスタは、ＤＵＴがシリアル入力で、パラレル出力の
ような場合、即ち、シフトレジスタのように、パターン
入力サイクルｎ回に対して、パターン比較サイクルが１
回行われるだけのような場合には、ｎ対１の割合でしか
期待値メモリが使用されないために、メモリの使用率が
悪く、且つ、ビット数の大きな期待値メモリが必要とな
るという欠点がある。
【００１３】本発明は、このような点に鑑みてなされた
もので、ＤＵＴの出力する応答信号を複数のブロックに
分け、各ブロックに期待値データを時分割で期待値メモ
リから与えて比較するようにしたもので、期待値メモリ
を小さな容量のメモリで対応できるようにしたことを特
徴としたＬＳＩテスタを提供することを目的としてい
る。
もので、ＤＵＴの出力する応答信号を複数のブロックに
分け、各ブロックに期待値データを時分割で期待値メモ
リから与えて比較するようにしたもので、期待値メモリ
を小さな容量のメモリで対応できるようにしたことを特
徴としたＬＳＩテスタを提供することを目的としてい
る。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、複数のピンから被測定対象物が出
力する応答信号を複数のブロックに分け、ブロック毎に
期待値データと比較し、この比較結果のフェイルデータ
によって前記被測定対象物の良否を判定するＬＳＩテス
タであって、前記ブロック毎に設けられていて、複数の
応答信号が入力される判定回路と、この判定回路毎に出
力する期待値データが記憶されていて、プログラムカウ
ンタの指定するアドレスに基づいて各判定回路に前記期
待値データを順次出力するメモリと、このメモリの出力
する期待値データを前記判定回路に保持するラッチ信号
を各判定回路に出力するラッチ信号発生回路と、を設
け、前記被測定対象物が出力する応答信号を前記判定回
路毎に期待値データと比較し、前記被測定対象物の良否
を判定することを特徴としている。
るために、本発明は、複数のピンから被測定対象物が出
力する応答信号を複数のブロックに分け、ブロック毎に
期待値データと比較し、この比較結果のフェイルデータ
によって前記被測定対象物の良否を判定するＬＳＩテス
タであって、前記ブロック毎に設けられていて、複数の
応答信号が入力される判定回路と、この判定回路毎に出
力する期待値データが記憶されていて、プログラムカウ
ンタの指定するアドレスに基づいて各判定回路に前記期
待値データを順次出力するメモリと、このメモリの出力
する期待値データを前記判定回路に保持するラッチ信号
を各判定回路に出力するラッチ信号発生回路と、を設
け、前記被測定対象物が出力する応答信号を前記判定回
路毎に期待値データと比較し、前記被測定対象物の良否
を判定することを特徴としている。
【００１５】
【作用】本発明の各構成要素はつぎのような作用をす
る。判定回路は、被測定対象物が出力する応答信号を複
数のブロックに分け、ブロック毎に期待値データと比較
する。期待値メモリは、判定回路毎に出力する期待値デ
ータが記憶されていて、プログラムカウンタの指定する
アドレスに基づいて各判定回路に期待値データを順次出
力する。ラッチ信号発生回路は、期待値メモリの出力す
る期待値データを保持するラッチ信号を各判定回路に出
力する。
る。判定回路は、被測定対象物が出力する応答信号を複
数のブロックに分け、ブロック毎に期待値データと比較
する。期待値メモリは、判定回路毎に出力する期待値デ
ータが記憶されていて、プログラムカウンタの指定する
アドレスに基づいて各判定回路に期待値データを順次出
力する。ラッチ信号発生回路は、期待値メモリの出力す
る期待値データを保持するラッチ信号を各判定回路に出
力する。
【００１６】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明のＬＳＩテスタの一実施例
を示す構成ブロック図である。尚、ＤＵＴは、従来例で
説明したｎビットのシフトレジスタであるものとし、図
４と同一作用をするものは同一符号を付けて説明する。
に説明する。図１は、本発明のＬＳＩテスタの一実施例
を示す構成ブロック図である。尚、ＤＵＴは、従来例で
説明したｎビットのシフトレジスタであるものとし、図
４と同一作用をするものは同一符号を付けて説明する。
【００１７】図中、１０はタイミングジェネレータ、１
１は期待値メモリで、プログラムカウンタ２によってア
ドレスが指定され、各判定回路１２1、１２2、〜１２m
にＤＵＴ４が出力する応答信号の期待値データを出力す
る。判定回路１２1、１２2、〜１２mは、ＤＵＴ４から
応答信号がｊｃｈを１ブロックとして入力され、ｊビッ
トの期待値データが期待値メモリ１１から入力される。
１は期待値メモリで、プログラムカウンタ２によってア
ドレスが指定され、各判定回路１２1、１２2、〜１２m
にＤＵＴ４が出力する応答信号の期待値データを出力す
る。判定回路１２1、１２2、〜１２mは、ＤＵＴ４から
応答信号がｊｃｈを１ブロックとして入力され、ｊビッ
トの期待値データが期待値メモリ１１から入力される。
【００１８】図２は、本発明のＬＳＩテスタの期待値メ
モリの構成を示した図で、破線で示した部分は従来の期
待値メモリを示している。アドレス“ｎ＋１”の斜線で
示した領域のデータが判定回路１２1に出力される期待
値データ、アドレス“ｎ＋２”の斜線で示した領域のデ
ータが判定回路１２2に出力される期待値データで、以
下、同様に判定回路１２mには、アドレス“ｎ＋ｍ”の
期待値データが出力される。期待値データは、ラッチ信
号発生回路１０1から判定回路１２1、１２2、〜１２mに
入力されるラッチクロックＣＫ11〜ＣＫ1mによって判定
回路１２1、１２2、〜１２mに保持され、続いて入力さ
れるストローブクロックＣＫ3によって応答信号と比較
される。
モリの構成を示した図で、破線で示した部分は従来の期
待値メモリを示している。アドレス“ｎ＋１”の斜線で
示した領域のデータが判定回路１２1に出力される期待
値データ、アドレス“ｎ＋２”の斜線で示した領域のデ
ータが判定回路１２2に出力される期待値データで、以
下、同様に判定回路１２mには、アドレス“ｎ＋ｍ”の
期待値データが出力される。期待値データは、ラッチ信
号発生回路１０1から判定回路１２1、１２2、〜１２mに
入力されるラッチクロックＣＫ11〜ＣＫ1mによって判定
回路１２1、１２2、〜１２mに保持され、続いて入力さ
れるストローブクロックＣＫ3によって応答信号と比較
される。
【００１９】図３は、本発明のＬＳＩテスタの動作を説
明するタイミングチャートで、２５６ｃｈのＤＵＴを１
２８ｃｈを１ブロックとし、測定した場合を説明したも
のである。尚、１〜１２８ｃｈのデータは、第一の判定
回路１２1に入力され、１２９〜２５６ｃｈのデータ
は、第二の判定回路１２2に入力されるものとする。そ
して、期待値メモリ１１は、１２８ビットのメモリであ
るものとする。
明するタイミングチャートで、２５６ｃｈのＤＵＴを１
２８ｃｈを１ブロックとし、測定した場合を説明したも
のである。尚、１〜１２８ｃｈのデータは、第一の判定
回路１２1に入力され、１２９〜２５６ｃｈのデータ
は、第二の判定回路１２2に入力されるものとする。そ
して、期待値メモリ１１は、１２８ビットのメモリであ
るものとする。
【００２０】 図中、（Ａ）はレートクロックＣＫ1、
（Ｂ）はプログラムカウンタ２によって指定される期待
値メモリ１１のアドレス、（Ｃ）は期待値メモリ１１の
出力する期待値データ、（Ｄ）は第一の判定回路１２1
に入力される第一のラッチクロックＣＫ11、（Ｅ）は第
一の判定回路１２1に保持される期待値データ、（Ｆ）
は第二の判定回路１２2に入力される第二のラッチロッ
クＣＫ12、（Ｇ）は第二の判定回路１２2に保持される
期待値データ、（Ｈ）はタイミングジェネレータ１０か
ら各判定回路１２1、１２2、〜１２mに入力されるスト
ローブクロックＣＫ3である。
（Ｂ）はプログラムカウンタ２によって指定される期待
値メモリ１１のアドレス、（Ｃ）は期待値メモリ１１の
出力する期待値データ、（Ｄ）は第一の判定回路１２1
に入力される第一のラッチクロックＣＫ11、（Ｅ）は第
一の判定回路１２1に保持される期待値データ、（Ｆ）
は第二の判定回路１２2に入力される第二のラッチロッ
クＣＫ12、（Ｇ）は第二の判定回路１２2に保持される
期待値データ、（Ｈ）はタイミングジェネレータ１０か
ら各判定回路１２1、１２2、〜１２mに入力されるスト
ローブクロックＣＫ3である。
【００２１】(1)タイミングジェネレータ１０から入力
されるレートクロックＣＫ1によって、アドレスが更新
され、期待値メモリ１１は、記憶している期待値データ
を第一、第二の判定回路１２1、１２2に出力する。尚、
最初のデータ（アドレス“１”)から２５６回目のレー
トクロックＣＫ1で出力されるデータ（アドレス“25
6”）は、マスクデータでＤＵＴ４の応答信号の判断に
は使用されない。 (2)２５７回目のレートクロックＣＫ1がタイミングジェ
ネレータ１０から出力されると、テスタは、判定サイク
ルに入る。
されるレートクロックＣＫ1によって、アドレスが更新
され、期待値メモリ１１は、記憶している期待値データ
を第一、第二の判定回路１２1、１２2に出力する。尚、
最初のデータ（アドレス“１”)から２５６回目のレー
トクロックＣＫ1で出力されるデータ（アドレス“25
6”）は、マスクデータでＤＵＴ４の応答信号の判断に
は使用されない。 (2)２５７回目のレートクロックＣＫ1がタイミングジェ
ネレータ１０から出力されると、テスタは、判定サイク
ルに入る。
【００２２】(3)２５７回目のレートクロックＣＫ1でア
ドレス“257”が指定された期待値メモリ１１は、期待
値データＤ1を第一の判定回路１21及び第二の判定回路
１22に出力する。 (4)第一の判定回路１21には、続いて、ラッチ信号発生
回路１０1から第一のラッチロックＣＫ11が入力され、
期待値データＤ1がラッチされる。
ドレス“257”が指定された期待値メモリ１１は、期待
値データＤ1を第一の判定回路１21及び第二の判定回路
１22に出力する。 (4)第一の判定回路１21には、続いて、ラッチ信号発生
回路１０1から第一のラッチロックＣＫ11が入力され、
期待値データＤ1がラッチされる。
【００２３】(5)次に、期待値メモリ１１は、アドレス
“258”が指定され、期待値データＤ2を第一の判定回路
１21及び第二の判定回路１22に出力する。 (6)第二の判定回路１22には、続いて、ラッチ信号発生
回路１０1から第二のラッチロックＣＫ12が入力され、
期待値データＤ2がラッチされる。
“258”が指定され、期待値データＤ2を第一の判定回路
１21及び第二の判定回路１22に出力する。 (6)第二の判定回路１22には、続いて、ラッチ信号発生
回路１０1から第二のラッチロックＣＫ12が入力され、
期待値データＤ2がラッチされる。
【００２４】(7)この時、既に、第一、第二の判定回路
１21、１22には、２５７回目のレートクロックＣＫ1で
応答信号が入力されている。第一、第二の判定回路１
21、１22にタイミングジェネレータ１０からストローブ
クロックＣＫ3が入力されると、第一の判定回路１21で
は、期待値データＤ1とＤＵＴが出力した１〜１２８ｃ
ｈとのデータの比較が行われ、第二の判定回路１22で
は、期待値データＤ2とＤＵＴが出力した１２９〜２５
６ｃｈとのデータの比較が行われる。
１21、１22には、２５７回目のレートクロックＣＫ1で
応答信号が入力されている。第一、第二の判定回路１
21、１22にタイミングジェネレータ１０からストローブ
クロックＣＫ3が入力されると、第一の判定回路１21で
は、期待値データＤ1とＤＵＴが出力した１〜１２８ｃ
ｈとのデータの比較が行われ、第二の判定回路１22で
は、期待値データＤ2とＤＵＴが出力した１２９〜２５
６ｃｈとのデータの比較が行われる。
【００２５】
【発明の効果】以上詳細に説明したように本発明のＬＳ
Ｉテスタは、ＤＵＴの出力する応答信号を複数のブロッ
クに分け判定回路に入力し、この判定回路に時分割に期
待値データを期待値メモリから与えるようにしたもので
ある。このため、期待値データを小さな容量のメモリに
記憶でき、記憶容量の大きな高価なメモリを必要としな
い。
Ｉテスタは、ＤＵＴの出力する応答信号を複数のブロッ
クに分け判定回路に入力し、この判定回路に時分割に期
待値データを期待値メモリから与えるようにしたもので
ある。このため、期待値データを小さな容量のメモリに
記憶でき、記憶容量の大きな高価なメモリを必要としな
い。
【図１】本発明のＬＳＩテスタの一実施例を示す構成ブ
ロック図である。
ロック図である。
【図２】本発明のＬＳＩテスタの期待値メモリの構成を
示した図である。
示した図である。
【図３】本発明のＬＳＩテスタの動作を説明するタイミ
ングチャートである。
ングチャートである。
【図４】従来のＬＳＩテスタの構成ブロック図である。
【図５】従来のＬＳＩテスタに用いられた期待値メモリ
の構成を示した図である。
の構成を示した図である。
【図６】従来のＬＳＩテスタの動作を説明するタイミン
グチャートである。
グチャートである。
【図７】ＤＵＴであるレジスタ回路の回路図である。
１０1 ラッチ信号発生回路 １１ 期待値メモリ １２1〜 判定回路
Claims (1)
- 【請求項１】 複数のピンから被測定対象物が出力する
応答信号を複数のブロックに分け、ブロック毎に期待値
データと比較し、この比較結果のフェイルデータによっ
て前記被測定対象物の良否を判定するＬＳＩテスタであ
って、 前記ブロック毎に設けられていて、複数の応答信号が入
力される判定回路と、 この判定回路毎に出力する期待値データが記憶されてい
て、プログラムカウンタの指定するアドレスに基づいて
各判定回路に前記期待値データを順次出力するメモリ
と、 このメモリの出力する期待値データを前記判定回路に保
持するラッチ信号を各判定回路に出力するラッチ信号発
生回路と、 を設け、前記被測定対象物が出力する応答信号を前記判
定回路毎に期待値データと比較し、前記被測定対象物の
良否を判定することを特徴としたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101074A JPH05297066A (ja) | 1992-04-21 | 1992-04-21 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101074A JPH05297066A (ja) | 1992-04-21 | 1992-04-21 | Ｌｓｉテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297066A true JPH05297066A (ja) | 1993-11-12 |
Family
ID=14290960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4101074A Pending JPH05297066A (ja) | 1992-04-21 | 1992-04-21 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297066A (ja) |
-
1992
- 1992-04-21 JP JP4101074A patent/JPH05297066A/ja active Pending
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