JPH05297067A - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JPH05297067A JPH05297067A JP4102742A JP10274292A JPH05297067A JP H05297067 A JPH05297067 A JP H05297067A JP 4102742 A JP4102742 A JP 4102742A JP 10274292 A JP10274292 A JP 10274292A JP H05297067 A JPH05297067 A JP H05297067A
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Abstract
(57)【要約】
【目的】 記憶容量の小さなメモリによってフェイルデ
ータを記憶する。 【構成】 応答信号を複数のブロックに分け、ブロック
毎に期待値データと比較し、被測定対象物の合否を判定
するＬＳＩテスタにおいて、ブロック毎に設けられてい
て、被測定対象物から入力される複数の応答信号を期待
値メモリから入力される期待値データと比較する判定回
路と、判定回路が期待値データに基づいてブロック毎に
得たフェイルデータを記憶するフェイルメモリと、判定
回路をイネーブルとするイネーブル信号を各判定回路に
順次出力するイネーブル信号発生回路とを設け、ブロッ
ク毎のフェイルデータを判定回路からフェイルメモリに
順次記憶し、被測定対象物の合否を判定する。
ータを記憶する。 【構成】 応答信号を複数のブロックに分け、ブロック
毎に期待値データと比較し、被測定対象物の合否を判定
するＬＳＩテスタにおいて、ブロック毎に設けられてい
て、被測定対象物から入力される複数の応答信号を期待
値メモリから入力される期待値データと比較する判定回
路と、判定回路が期待値データに基づいてブロック毎に
得たフェイルデータを記憶するフェイルメモリと、判定
回路をイネーブルとするイネーブル信号を各判定回路に
順次出力するイネーブル信号発生回路とを設け、ブロッ
ク毎のフェイルデータを判定回路からフェイルメモリに
順次記憶し、被測定対象物の合否を判定する。
Description
【０００１】
【産業上の利用分野】本発明は、被測定対象物（以下、
ＤＵＴという）の応答信号と期待値データを比較して得
たフェイルデータに基づいてＤＵＴの合否を判断するＬ
ＳＩテスタに関し、更に詳しくは、フェイルデータを時
分割でフェイルメモリに記憶するようにし、小さな記憶
容量のメモリによってフェイルデータを記憶できるよう
にしたＬＳＩテスタに関する。
ＤＵＴという）の応答信号と期待値データを比較して得
たフェイルデータに基づいてＤＵＴの合否を判断するＬ
ＳＩテスタに関し、更に詳しくは、フェイルデータを時
分割でフェイルメモリに記憶するようにし、小さな記憶
容量のメモリによってフェイルデータを記憶できるよう
にしたＬＳＩテスタに関する。
【０００２】
【従来の技術】図４は、従来のＬＳＩテスタの構成ブロ
ック図である。図中、１はタイミングジェネレータで、
各回路の動作タイミングとなるタイミングクロックを出
力する。２はプログラムカウンタで、タイミングジェネ
レータ１から入力したテストレートクロックＣＫ1（以
下、レートクロックＣＫ1という）に基づきパターンメ
モリ（図省略）にアドレスを指定すると共に、フェイル
メモリ３にアドレスを指定する。パターンメモリは、Ｄ
ＵＴ４を検査するパターンデータが記憶されたメモリ
で、プログラムカウンタ２で指定されるアドレスに従っ
てパターンデータをＤＵＴ４に出力する。
ック図である。図中、１はタイミングジェネレータで、
各回路の動作タイミングとなるタイミングクロックを出
力する。２はプログラムカウンタで、タイミングジェネ
レータ１から入力したテストレートクロックＣＫ1（以
下、レートクロックＣＫ1という）に基づきパターンメ
モリ（図省略）にアドレスを指定すると共に、フェイル
メモリ３にアドレスを指定する。パターンメモリは、Ｄ
ＵＴ４を検査するパターンデータが記憶されたメモリ
で、プログラムカウンタ２で指定されるアドレスに従っ
てパターンデータをＤＵＴ４に出力する。
【０００３】一方、フェイルメモリ３は、ＤＵＴ４の応
答信号のフェイルデータを記憶するメモリで、判定回路
５が期待値データと比較して得たフェイルデータをプロ
グラムカウンタ２で指定されるアドレスに従って記憶す
る。フェイルメモリ３は、ＤＵＴ４が応答信号を出力す
るチャンネル数と同じビット幅を有していて、判定回路
５が出力したフェイルデータをタイミングジェネレータ
１のライトクロックＣＫ2によって書き込む。
答信号のフェイルデータを記憶するメモリで、判定回路
５が期待値データと比較して得たフェイルデータをプロ
グラムカウンタ２で指定されるアドレスに従って記憶す
る。フェイルメモリ３は、ＤＵＴ４が応答信号を出力す
るチャンネル数と同じビット幅を有していて、判定回路
５が出力したフェイルデータをタイミングジェネレータ
１のライトクロックＣＫ2によって書き込む。
【０００４】判定回路５は、タイミングジェネレータ１
から入力されるストローブクロックＣＫ3によって、コ
ンパレータ６1、６2、〜６nを介して入力されるＤＵＴ
４の応答信号と期待値メモリ７から入力される期待値デ
ータとを比較し、フェイルデータを得る。図５は、図４
のフェイルメモリの構成を示した図である。フェイルメ
モリ３は、ＤＵＴ４の出力チャンネル数と同じビット幅
を有していて、指定されたアドレスにフェイルデータが
書き込まれる。図は、アドレス“ｎ＋１”の斜線で示し
た領域にフェイルデータが書き込まれた様子を示したも
のである。
から入力されるストローブクロックＣＫ3によって、コ
ンパレータ６1、６2、〜６nを介して入力されるＤＵＴ
４の応答信号と期待値メモリ７から入力される期待値デ
ータとを比較し、フェイルデータを得る。図５は、図４
のフェイルメモリの構成を示した図である。フェイルメ
モリ３は、ＤＵＴ４の出力チャンネル数と同じビット幅
を有していて、指定されたアドレスにフェイルデータが
書き込まれる。図は、アドレス“ｎ＋１”の斜線で示し
た領域にフェイルデータが書き込まれた様子を示したも
のである。
【０００５】図６は、従来のＬＳＩテスタの動作を説明
するタイミングチャートで、図７に示すような集積回路
化されたレジスタ回路をＤＵＴとする場合のものであ
る。図７において、４1はシフトレジスタで、一ビット
のレジスタがｎ個直列に接続されていて、第一のクロッ
ク信号ＣＫ41が入力される毎にデータが順次取り込まれ
る。４2はパラレルレジスタで、第二のクロック信号Ｃ
Ｋ42が入力されると、シフトレジスタ４1に保持したｎ
ビットのデータを一括して取り込んで出力する。
するタイミングチャートで、図７に示すような集積回路
化されたレジスタ回路をＤＵＴとする場合のものであ
る。図７において、４1はシフトレジスタで、一ビット
のレジスタがｎ個直列に接続されていて、第一のクロッ
ク信号ＣＫ41が入力される毎にデータが順次取り込まれ
る。４2はパラレルレジスタで、第二のクロック信号Ｃ
Ｋ42が入力されると、シフトレジスタ４1に保持したｎ
ビットのデータを一括して取り込んで出力する。
【０００６】図６において、（Ａ）はタイミングジェネ
レータのレートクロックＣＫ1、（Ｂ）はプログラムカ
ウンタが指定するアドレス、（Ｃ）はＤＵＴに出力され
るデータ、（Ｄ）はＤＵＴに出力される第一のクロック
信号ＣＫ41、（Ｅ）はＤＵＴに出力される第二のクロッ
ク信号ＣＫ42、（Ｆ）はＤＵＴの出力する応答信号、
（Ｇ）はタイミングジェネレータが判定回路に出力する
ストローブクロックＣＫ 3、（Ｈ）は判定回路の出力す
るフェイルデータ、（Ｉ）はタイミングジェネレータが
フェイルメモリに出力するライトクロックＣＫ2であ
る。
レータのレートクロックＣＫ1、（Ｂ）はプログラムカ
ウンタが指定するアドレス、（Ｃ）はＤＵＴに出力され
るデータ、（Ｄ）はＤＵＴに出力される第一のクロック
信号ＣＫ41、（Ｅ）はＤＵＴに出力される第二のクロッ
ク信号ＣＫ42、（Ｆ）はＤＵＴの出力する応答信号、
（Ｇ）はタイミングジェネレータが判定回路に出力する
ストローブクロックＣＫ 3、（Ｈ）は判定回路の出力す
るフェイルデータ、（Ｉ）はタイミングジェネレータが
フェイルメモリに出力するライトクロックＣＫ2であ
る。
【０００７】(1)タイミングジェネレータ１からレート
クロックＣＫ1がプログラムカウンタ２に入力される。 プログラムカウンタ２は、このレートクロックＣＫ1に
基づいてパターンメモリのアドレスを指定し、同時に、
期待値メモリ７アドレスとフェイルモリ３のアドレスを
指定する。
クロックＣＫ1がプログラムカウンタ２に入力される。 プログラムカウンタ２は、このレートクロックＣＫ1に
基づいてパターンメモリのアドレスを指定し、同時に、
期待値メモリ７アドレスとフェイルモリ３のアドレスを
指定する。
【０００８】(2)パターンメモリは、プログラムカウンタ
２によって指定されるアドレスに基づいてデータをＤＵ
Ｔ4に出力する。 (3)ＤＵＴ４は、パターンメモリから入力されるデータ
を第一のクロック信号ＣＫ41によって取り込む。 (4)ｎ個のデータがシフトレジスタ４1に取り込まれた
後、第二のレートクロックＣＫ42がＤＵＴ４に入力され
ると、ｎ個のデータはパラレルレジスタ４2からコンパ
レータ６1、６2、〜６nを介し判定回路５に出力され
る。
２によって指定されるアドレスに基づいてデータをＤＵ
Ｔ4に出力する。 (3)ＤＵＴ４は、パターンメモリから入力されるデータ
を第一のクロック信号ＣＫ41によって取り込む。 (4)ｎ個のデータがシフトレジスタ４1に取り込まれた
後、第二のレートクロックＣＫ42がＤＵＴ４に入力され
ると、ｎ個のデータはパラレルレジスタ４2からコンパ
レータ６1、６2、〜６nを介し判定回路５に出力され
る。
【０００９】(5)この時、判定回路５は、既に、（ｎ＋
１）番目のレートクロックＣＫで期待値メモリ７から期
待値データが入力されて判定サイクルになっていて、続
いて入力されるストローブクロックによってＤＵＴ４か
ら入力したデータの比較が行われる。 (6)この比較結果のフェイルデータは、フェイルメモリ
３に出力され、ライトクロックＣＫによってフェイルメ
モリ３に書き込まれる。
１）番目のレートクロックＣＫで期待値メモリ７から期
待値データが入力されて判定サイクルになっていて、続
いて入力されるストローブクロックによってＤＵＴ４か
ら入力したデータの比較が行われる。 (6)この比較結果のフェイルデータは、フェイルメモリ
３に出力され、ライトクロックＣＫによってフェイルメ
モリ３に書き込まれる。
【００１０】
【発明が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、ＤＵＴがｎビットのシフトレジスタのよう
な場合においては、ｎ対１の割合でしかフェイルメモリ
が使用されず利用率が悪く、且つ、フェイルメモリに大
きな容量を必要とするという欠点があった。
Ｉテスタは、ＤＵＴがｎビットのシフトレジスタのよう
な場合においては、ｎ対１の割合でしかフェイルメモリ
が使用されず利用率が悪く、且つ、フェイルメモリに大
きな容量を必要とするという欠点があった。
【００１１】本発明は、このような点に鑑みてなされた
もので、ＤＵＴのフェイルデータを複数のブロックに分
けフェイルメモリに記憶するようにしたもので、記憶容
量の小さなメモリによってフェイルデータを記憶するこ
とができるようにしたＬＳＩテスタを提供することを目
的としている。
もので、ＤＵＴのフェイルデータを複数のブロックに分
けフェイルメモリに記憶するようにしたもので、記憶容
量の小さなメモリによってフェイルデータを記憶するこ
とができるようにしたＬＳＩテスタを提供することを目
的としている。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、複数のピンから被測定対象物が出
力した応答信号を複数のブロックに分け、ブロック毎に
期待値データと比較し、この比較結果のフェイルデータ
によって前記被測定対象物の合否を判定するＬＳＩテス
タにおいて、前記ブロック毎に設けられていて、前記被
測定対象物から入力される複数の応答信号を期待値メモ
リから入力される期待値データと比較する判定回路と、
この判定回路が期待値データに基づいてブロック毎に得
たフェイルデータを記憶するフェイルメモリと、前記判
定回路をイネーブルとするイネーブル信号を各判定回路
に順次出力するイネーブル信号発生回路と、を設け、ブ
ロック毎のフェイルデータを前記判定回路から前記フェ
イルメモリに順次記憶し、前記フェイルメモリのフェル
データに基づいて前記被測定対象物の合否を判定するこ
とを特徴としている。
るために、本発明は、複数のピンから被測定対象物が出
力した応答信号を複数のブロックに分け、ブロック毎に
期待値データと比較し、この比較結果のフェイルデータ
によって前記被測定対象物の合否を判定するＬＳＩテス
タにおいて、前記ブロック毎に設けられていて、前記被
測定対象物から入力される複数の応答信号を期待値メモ
リから入力される期待値データと比較する判定回路と、
この判定回路が期待値データに基づいてブロック毎に得
たフェイルデータを記憶するフェイルメモリと、前記判
定回路をイネーブルとするイネーブル信号を各判定回路
に順次出力するイネーブル信号発生回路と、を設け、ブ
ロック毎のフェイルデータを前記判定回路から前記フェ
イルメモリに順次記憶し、前記フェイルメモリのフェル
データに基づいて前記被測定対象物の合否を判定するこ
とを特徴としている。
【００１３】
【作用】被測定対象物が出力した応答信号を複数のブロ
ックに分け、判定回路毎に期待値データと比較する。判
定回路毎に得られたフェイルデータは、イネーブル信号
発生回路のイネーブル信号によって順次フェイルメモリ
に出力され、フェイルメモリに書き込まれる。
ックに分け、判定回路毎に期待値データと比較する。判
定回路毎に得られたフェイルデータは、イネーブル信号
発生回路のイネーブル信号によって順次フェイルメモリ
に出力され、フェイルメモリに書き込まれる。
【００１４】
【実施例】以下、図面を用いて本発明の一実施例を説明
する。図１は、本発明のＬＳＩテスタの一実施例を説明
する構成ブロック図である。尚、この説明では、ＤＵＴ
のｎｃｈの応答出力をｍブロックに分けてフェイルメモ
リに記憶するものとし、１ブロックはｊｃｈからなるも
のとする。図中、図４と同一作用をするもの同一符号を
付けて説明する。
する。図１は、本発明のＬＳＩテスタの一実施例を説明
する構成ブロック図である。尚、この説明では、ＤＵＴ
のｎｃｈの応答出力をｍブロックに分けてフェイルメモ
リに記憶するものとし、１ブロックはｊｃｈからなるも
のとする。図中、図４と同一作用をするもの同一符号を
付けて説明する。
【００１５】１０はタイミングジェネレータ、１１はフ
ェイルメモリで、プログラムカウンタ２によって指定さ
れたアドレスに、判定回路１２から入力されるフェイル
データが書き込まれる。フェイルメモリ１１は、タイミ
ングジェネレータ１０の出力するアドレスラッチクロッ
クＣＫ4によってアドレスが確定され、そのアドレスに
ライトクロックＣＫ2によってフェイルデータが書込ま
れる。
ェイルメモリで、プログラムカウンタ２によって指定さ
れたアドレスに、判定回路１２から入力されるフェイル
データが書き込まれる。フェイルメモリ１１は、タイミ
ングジェネレータ１０の出力するアドレスラッチクロッ
クＣＫ4によってアドレスが確定され、そのアドレスに
ライトクロックＣＫ2によってフェイルデータが書込ま
れる。
【００１６】判定回路１２において、１２1はＤＵＴ４
の第一のブロックの応答信号を判定する第一の判定回路
で、ＤＵＴ４の１〜ｊｃｈまでの応答信号が入力され
る。１２2は（ｊ＋１）〜２ｊｃｈの第二のブロックの
応答信号を判定する第二の判定回路、１２mはｍブロッ
クの第ｍの判定回路である。判定回路１２1、１２2、〜
１２mは、期待値メモリ７からブロック毎に期待値デー
タが与えられるようになっていて、ＤＵＴ４が出力する
応答信号をタイミングジェネレータ１０のストローブク
ロックＣＫ3のタイミングで比較する。
の第一のブロックの応答信号を判定する第一の判定回路
で、ＤＵＴ４の１〜ｊｃｈまでの応答信号が入力され
る。１２2は（ｊ＋１）〜２ｊｃｈの第二のブロックの
応答信号を判定する第二の判定回路、１２mはｍブロッ
クの第ｍの判定回路である。判定回路１２1、１２2、〜
１２mは、期待値メモリ７からブロック毎に期待値デー
タが与えられるようになっていて、ＤＵＴ４が出力する
応答信号をタイミングジェネレータ１０のストローブク
ロックＣＫ3のタイミングで比較する。
【００１７】１０1はタイミングジェネレータ１０に設
けられたイネーブル信号発生回路で、判定回路１２の出
力をイネーブルとするイネーブルクロックＣＫ51〜ＣＫ
5mを各判定回路１２1、１２2、〜１２mに順次出力す
る。判定回路１２1、１２2、〜１２mは、イネーブル信
号発生回路１０1から入力されるイネーブルクロックＣ
Ｋ51〜ＣＫ5mによって判定結果であるフェイルデータを
フェイルメモリ１１に出力する。
けられたイネーブル信号発生回路で、判定回路１２の出
力をイネーブルとするイネーブルクロックＣＫ51〜ＣＫ
5mを各判定回路１２1、１２2、〜１２mに順次出力す
る。判定回路１２1、１２2、〜１２mは、イネーブル信
号発生回路１０1から入力されるイネーブルクロックＣ
Ｋ51〜ＣＫ5mによって判定結果であるフェイルデータを
フェイルメモリ１１に出力する。
【００１８】図２は、本発明のＬＳＩテスタのフェイル
メモリの構成を示した図で、破線で示した部分は従来の
フェイルメモリを示している。アドレス“ｎ＋１”の斜
線で示した領域に第一の判定回路１２1のフェイルデー
タが書き込まれ、アドレス“ｎ＋ｍ”の領域に第ｍの判
定回路のフェイルデータが書き込まれた様子を示したも
のである。
メモリの構成を示した図で、破線で示した部分は従来の
フェイルメモリを示している。アドレス“ｎ＋１”の斜
線で示した領域に第一の判定回路１２1のフェイルデー
タが書き込まれ、アドレス“ｎ＋ｍ”の領域に第ｍの判
定回路のフェイルデータが書き込まれた様子を示したも
のである。
【００１９】図３は、本発明のＬＳＩテスタの動作を説
明するタイムチャートで、図７に示すような集積回路化
されたレジスタ回路をＤＵＴとする場合のもので、２５
６ｃｈのＤＵＴを１２８ｃｈを１ブロックとし、測定し
た場合を説明したものである。尚、１〜１２８ｃｈのデ
ータは、第一の判定回路に入力され、１２９〜２５６ｃ
ｈのデータは、第二の判定回路に入力されるものとす
る。そして、フェイルメモリは、１２８ビットのビット
幅を有するものとする。
明するタイムチャートで、図７に示すような集積回路化
されたレジスタ回路をＤＵＴとする場合のもので、２５
６ｃｈのＤＵＴを１２８ｃｈを１ブロックとし、測定し
た場合を説明したものである。尚、１〜１２８ｃｈのデ
ータは、第一の判定回路に入力され、１２９〜２５６ｃ
ｈのデータは、第二の判定回路に入力されるものとす
る。そして、フェイルメモリは、１２８ビットのビット
幅を有するものとする。
【００２０】図中、（Ａ）はレートクロックＣＫ1、
（Ｂ）はプログラムカウンタによって指定されるパター
ンメモリのアドレス、（Ｃ）はＤＵＴに出力されるデー
タ、（Ｄ）はＤＵＴに出力される第一のクロック信号Ｃ
Ｋ41、（Ｅ）はＤＵＴに出力される第二のクロック信号
ＣＫ42、（Ｆ）はＤＵＴから出力される応答信号、
（Ｇ）は第一、第二の判定回路に出力されるストローブ
クロックＣＫ3、（Ｈ）は第一の判定回路に出力される
イネーブルクロックＣＫ51、（Ｉ）は第二の判定回路に
出力されるイネーブルクロックＣＫ52、（Ｊ）は第一の
判定回路からフェイルメモリに出力されるフェイルデー
タ、（Ｋ）は第二の判定回路からフェイルメモリに出力
されるフェイルデータ、（Ｌ）はフェイルメモリに出力
されるライトクロックＣＫ2である。
（Ｂ）はプログラムカウンタによって指定されるパター
ンメモリのアドレス、（Ｃ）はＤＵＴに出力されるデー
タ、（Ｄ）はＤＵＴに出力される第一のクロック信号Ｃ
Ｋ41、（Ｅ）はＤＵＴに出力される第二のクロック信号
ＣＫ42、（Ｆ）はＤＵＴから出力される応答信号、
（Ｇ）は第一、第二の判定回路に出力されるストローブ
クロックＣＫ3、（Ｈ）は第一の判定回路に出力される
イネーブルクロックＣＫ51、（Ｉ）は第二の判定回路に
出力されるイネーブルクロックＣＫ52、（Ｊ）は第一の
判定回路からフェイルメモリに出力されるフェイルデー
タ、（Ｋ）は第二の判定回路からフェイルメモリに出力
されるフェイルデータ、（Ｌ）はフェイルメモリに出力
されるライトクロックＣＫ2である。
【００２１】(1)タイミングジェネレータ１０から入力
されるレートクロックＣＫ1に基づいてアドレスが更新
され、パターンメモリは、記憶しているパターンデータ
をＤＵＴ４に出力する。パターンメモリは、２５６番目
のレートクロックＣＫ1でアドレス“256”が指定され、
最終データがＤＵＴ４に出力される。 (2)ＤＵＴ４は、次に入力される第一のクロック信号Ｃ
Ｋ41によって、このデータを取り込む。
されるレートクロックＣＫ1に基づいてアドレスが更新
され、パターンメモリは、記憶しているパターンデータ
をＤＵＴ４に出力する。パターンメモリは、２５６番目
のレートクロックＣＫ1でアドレス“256”が指定され、
最終データがＤＵＴ４に出力される。 (2)ＤＵＴ４は、次に入力される第一のクロック信号Ｃ
Ｋ41によって、このデータを取り込む。
【００２２】(3)２５７番目のレートクロックＣＫ1がタ
イミングジェネレータ１０から出力されると、テスタ
は、判定サイクルに入る。期待値メモリ７は、２５７番
目のレートクロックＣＫ1に基づいて期待値データを第
一、第二の判定回路１２1、１２2に出力する。
イミングジェネレータ１０から出力されると、テスタ
は、判定サイクルに入る。期待値メモリ７は、２５７番
目のレートクロックＣＫ1に基づいて期待値データを第
一、第二の判定回路１２1、１２2に出力する。
【００２３】(4)第二のクロック信号ＣＫ42がＤＵＴ４
に入力されると、ＤＵＴ４は、パラレルレジスタ４2か
ら１〜２５６ｃｈのデータを一括して第一及び第二の判
定回路１２1、１２2に出力する。 (5)１〜２５６ｃｈのデータが第一及び第二の判定回路
１２1、１２2に入力されると、第一及び第二の判定回路
１２1、１２2には、ストローブクロックＣＫ3が入力さ
れ期待値データの比較が行われる。
に入力されると、ＤＵＴ４は、パラレルレジスタ４2か
ら１〜２５６ｃｈのデータを一括して第一及び第二の判
定回路１２1、１２2に出力する。 (5)１〜２５６ｃｈのデータが第一及び第二の判定回路
１２1、１２2に入力されると、第一及び第二の判定回路
１２1、１２2には、ストローブクロックＣＫ3が入力さ
れ期待値データの比較が行われる。
【００２４】(6)期待値データの比較が終了すると、第
一の判定回路１２1は、イネーブル信号発生回路１０1か
らイネーブルクロックＣＫ51が入力されてイネーブルに
なり、フェイルデータをフェイルメモリ１１に出力す
る。 (7)フェイルメモリ１１は、続いて、タイミングジェネ
レータ１０からライトクロックＣＫ2が入力され、アド
レス“257"に１〜１２８ｃｈのフェイルデータが書き込
まれる。
一の判定回路１２1は、イネーブル信号発生回路１０1か
らイネーブルクロックＣＫ51が入力されてイネーブルに
なり、フェイルデータをフェイルメモリ１１に出力す
る。 (7)フェイルメモリ１１は、続いて、タイミングジェネ
レータ１０からライトクロックＣＫ2が入力され、アド
レス“257"に１〜１２８ｃｈのフェイルデータが書き込
まれる。
【００２５】(8)フェイルメモリ１１に１〜１２８ｃｈ
のフェイルデータが書き込まれると、タイミングジェネ
レータ１０は、２５８番目のレートクロックＣＫ1を出
力し、１２９〜２５６ｃｈのフェイルデータを書き込む
アドレス“258"を指定する。 (9)フェイルメモリ１１に１２９〜２５６ｃｈのフェイ
ルデータを書き込むアドレスが指定されると、イネーブ
ル信号発生回路１０1は、イネーブルクロックＣＫ51を
第二の判定回路１２2に出力し、第二の判定回路１２2を
イネーブルとする。
のフェイルデータが書き込まれると、タイミングジェネ
レータ１０は、２５８番目のレートクロックＣＫ1を出
力し、１２９〜２５６ｃｈのフェイルデータを書き込む
アドレス“258"を指定する。 (9)フェイルメモリ１１に１２９〜２５６ｃｈのフェイ
ルデータを書き込むアドレスが指定されると、イネーブ
ル信号発生回路１０1は、イネーブルクロックＣＫ51を
第二の判定回路１２2に出力し、第二の判定回路１２2を
イネーブルとする。
【００２６】(10)第二の判定回路１２2は、イネーブル
クロックＣＫ52が入力されると、１２９〜２５６ｃｈの
フェイルデータをフェイルメモリ１１に出力し、フェイ
ルメモリ１１は、タイミングジェネレータ１０からのラ
イトクロックＣＫ2によってこのフェイルデータをアド
レス“258"に書き込む。
クロックＣＫ52が入力されると、１２９〜２５６ｃｈの
フェイルデータをフェイルメモリ１１に出力し、フェイ
ルメモリ１１は、タイミングジェネレータ１０からのラ
イトクロックＣＫ2によってこのフェイルデータをアド
レス“258"に書き込む。
【００２７】
【発明の効果】以上詳細に説明したように本発明のＬＳ
Ｉテスタは、ＤＵＴのフェイルデータを複数のブロック
に分け、時分割してフェイルメモリに記憶するようにし
たもので、記憶容量の小さなメモリによってフェイルデ
ータを記憶することができる。
Ｉテスタは、ＤＵＴのフェイルデータを複数のブロック
に分け、時分割してフェイルメモリに記憶するようにし
たもので、記憶容量の小さなメモリによってフェイルデ
ータを記憶することができる。
【図１】本発明のＬＳＩテスタの一実施例を説明する構
成ブロック図である。
成ブロック図である。
【図２】本発明のＬＳＩテスタのフェイルメモリの構成
を示した図である。
を示した図である。
【図３】本発明のＬＳＩテスタの動作を説明するタイム
チャートである。
チャートである。
【図４】従来のＬＳＩテスタの構成ブロック図である。
【図５】図４のフェイルメモリの構成を示した図であ
る。
る。
【図６】従来のＬＳＩテスタの動作を説明するタイミン
グチャートである。
グチャートである。
【図７】ＤＵＴである集積回路化されたレジスタ回路の
回路図である。
回路図である。
１０1 イネーブル信号発生回路 １１ フェイルメモリ １２ 判定回路
Claims (1)
- 【請求項１】 複数のピンから被測定対象物が出力した
応答信号を複数のブロックに分け、ブロック毎に期待値
データと比較し、この比較結果のフェイルデータによっ
て前記被測定対象物の合否を判定するＬＳＩテスタにお
いて、 前記ブロック毎に設けられていて、前記被測定対象物か
ら入力される複数の応答信号を期待値メモリから入力さ
れる期待値データと比較する判定回路と、 この判定回路が期待値データに基づいてブロック毎に得
たフェイルデータを記憶するフェイルメモリと、 前記判定回路をイネーブルとするイネーブル信号を各判
定回路に順次出力するイネーブル信号発生回路と、 を設け、ブロック毎のフェイルデータを前記判定回路か
ら前記フェイルメモリに順次記憶し、前記フェイルメモ
リのフェルデータに基づいて前記被測定対象物の合否を
判定することを特徴としたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102742A JPH05297067A (ja) | 1992-04-22 | 1992-04-22 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102742A JPH05297067A (ja) | 1992-04-22 | 1992-04-22 | Ｌｓｉテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297067A true JPH05297067A (ja) | 1993-11-12 |
Family
ID=14335693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102742A Pending JPH05297067A (ja) | 1992-04-22 | 1992-04-22 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668764A (en) * | 1995-03-22 | 1997-09-16 | Texas Instruments Incorporated | Testability apparatus and method for faster data access and silicon die size reduction |
| KR100829402B1 (ko) * | 2006-11-01 | 2008-05-15 | 주식회사 유니테스트 | 순차적 반도체 테스트 장치 |
-
1992
- 1992-04-22 JP JP4102742A patent/JPH05297067A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668764A (en) * | 1995-03-22 | 1997-09-16 | Texas Instruments Incorporated | Testability apparatus and method for faster data access and silicon die size reduction |
| KR100829402B1 (ko) * | 2006-11-01 | 2008-05-15 | 주식회사 유니테스트 | 순차적 반도체 테스트 장치 |
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