JPH04238194A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04238194A JPH04238194A JP3005127A JP512791A JPH04238194A JP H04238194 A JPH04238194 A JP H04238194A JP 3005127 A JP3005127 A JP 3005127A JP 512791 A JP512791 A JP 512791A JP H04238194 A JPH04238194 A JP H04238194A
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- JP
- Japan
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- memory cell
- memory
- semiconductor memory
- data
- floppy disk
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フォ−マッテイング（
書式設定又は初期化とも呼ぶ）付きでプログラム又はデ
−タの読みだし及び書き込みが可能な半導体メモリ、特
にフォ−マッテイングのための固定デ−タパタ−ンを半
導体メモリの製造時にあらかじめ形成するようにした半
導体メモリに関する。
書式設定又は初期化とも呼ぶ）付きでプログラム又はデ
−タの読みだし及び書き込みが可能な半導体メモリ、特
にフォ−マッテイングのための固定デ−タパタ−ンを半
導体メモリの製造時にあらかじめ形成するようにした半
導体メモリに関する。
【０００２】
【従来の技術】図６に従来のメモリの一例であるフロッ
ピ−ディスク装置を示す。
ピ−ディスク装置を示す。
【０００３】フロッピ−ディスク装置１０は、一般に、
フロッピ−ディスク制御部１１と、フロッピ−ディスク
駆動部１２と、フロッピ−ディスク１３とから構成され
、パ−ソナルコンピュ−タ（パソコン）やマイクロコン
ピュ−タ（マイコン）で多用されている。
フロッピ−ディスク制御部１１と、フロッピ−ディスク
駆動部１２と、フロッピ−ディスク１３とから構成され
、パ−ソナルコンピュ−タ（パソコン）やマイクロコン
ピュ−タ（マイコン）で多用されている。
【０００４】フロッピ−ディスク１３にプログラム又は
デ−タを書き込む場合、又はフロッピ−ディスク１３か
らプログラム又はデ−タを読み出す場合は、フロッピ−
ディスク制御部１１によるフォ−マッテイング機能を利
用して、標準的な固定デ−タパタ−ン、例えばＩＳＯフ
ォ−マットのパタ−ンをあらかじめ書き込むようにして
いる（必要ならば、例えば高橋 昇司著「フロッピ・
ディスク装置のすべて」Ｐ．１７２〜１７３ ＣＱ出
版社発行参照）。
デ−タを書き込む場合、又はフロッピ−ディスク１３か
らプログラム又はデ−タを読み出す場合は、フロッピ−
ディスク制御部１１によるフォ−マッテイング機能を利
用して、標準的な固定デ−タパタ−ン、例えばＩＳＯフ
ォ−マットのパタ−ンをあらかじめ書き込むようにして
いる（必要ならば、例えば高橋 昇司著「フロッピ・
ディスク装置のすべて」Ｐ．１７２〜１７３ ＣＱ出
版社発行参照）。
【０００５】図７に従来のメモリの他の例であるＲＡＭ
（ランダムアクセスメモリ）ディスク装置を示す。
（ランダムアクセスメモリ）ディスク装置を示す。
【０００６】これは上述のフロッピ−ディスク装置と類
似の機能を持ち、制御論理回路２１と半導体ＲＡＭ２２
とから構成される。この記憶装置２０はマイコンシステ
ム内において、システムバス２５を介して接続される中
央処理装置（ＣＰＵ）２３によりソフトウエア的にフォ
−マッテイングされるが、そのフォ−マッテイングのた
めのプログラムはプログラムＲＯＭ（リ−ドオンリメモ
リ）２４内に格納されている。
似の機能を持ち、制御論理回路２１と半導体ＲＡＭ２２
とから構成される。この記憶装置２０はマイコンシステ
ム内において、システムバス２５を介して接続される中
央処理装置（ＣＰＵ）２３によりソフトウエア的にフォ
−マッテイングされるが、そのフォ−マッテイングのた
めのプログラムはプログラムＲＯＭ（リ−ドオンリメモ
リ）２４内に格納されている。
【０００７】この他に、ＲＡＭディスク装置と類似の構
成のもので、半導体ＲＡＭの代わりにＥＰＲＯＭ（イレ
−ザブルプログラマブルＲＯＭ）、ＥＥＰＲＯＭ（エレ
クトリカリ−イレ−ザブルプログラマブルＲＯＭ）を利
用した記憶装置もある。
成のもので、半導体ＲＡＭの代わりにＥＰＲＯＭ（イレ
−ザブルプログラマブルＲＯＭ）、ＥＥＰＲＯＭ（エレ
クトリカリ−イレ−ザブルプログラマブルＲＯＭ）を利
用した記憶装置もある。
【０００８】
【発明が解決しようとする課題】しかしながら、フロッ
ピ−ディスク装置については、 （１）フロッピ−ディスクを駆動するためのフロッピ−
ディスク駆動部を必要とする、 （２）フォ−マッテイングや書き込み／読み出し制御の
ため、フロッピ−ディスク制御部を必要とする、（３）
半導体メモリに比べ書き込み／読み出しに時間が掛かる
、 （４）フロッピ−ディスクを最初に使用するときに、フ
ォ−マッテイングのための初期化手続きを必要とする、
などの問題点がある。
ピ−ディスク装置については、 （１）フロッピ−ディスクを駆動するためのフロッピ−
ディスク駆動部を必要とする、 （２）フォ−マッテイングや書き込み／読み出し制御の
ため、フロッピ−ディスク制御部を必要とする、（３）
半導体メモリに比べ書き込み／読み出しに時間が掛かる
、 （４）フロッピ−ディスクを最初に使用するときに、フ
ォ−マッテイングのための初期化手続きを必要とする、
などの問題点がある。
【０００９】また、ＲＡＭディスク装置のように記憶媒
体として半導体メモリを使用し、フロッピ−ディスク装
置に類似した機能を持たせた記憶装置においては、（１
）アドレスデコ−ドや書き込み／読み出し制御のための
制御論理回路を必要とする、 （２）ＲＡＭの場合はフォ−マットデ−タパタ−ンをＣ
ＰＵによりあらかじめ書き込んでおく手続きが必要であ
り、かつフォ−マットデ−タパタ−ンを保持するため電
池によるバックアップ手段をとることが多い、（３）複
数の部品よりなり、一般に大型となる、などの問題点が
ある。
体として半導体メモリを使用し、フロッピ−ディスク装
置に類似した機能を持たせた記憶装置においては、（１
）アドレスデコ−ドや書き込み／読み出し制御のための
制御論理回路を必要とする、 （２）ＲＡＭの場合はフォ−マットデ−タパタ−ンをＣ
ＰＵによりあらかじめ書き込んでおく手続きが必要であ
り、かつフォ−マットデ−タパタ−ンを保持するため電
池によるバックアップ手段をとることが多い、（３）複
数の部品よりなり、一般に大型となる、などの問題点が
ある。
【００１０】従って本発明は、フォ−マッテイング手続
きが不要であり、フォ−マットデ−タのバックアップも
不要な半導体メモリを提供するものである。
きが不要であり、フォ−マットデ−タのバックアップも
不要な半導体メモリを提供するものである。
【００１１】
【課題を解決するための手段】本発明の半導体メモリは
、特定の行アドレス及び特定の列アドレスにより選択さ
れるメモリセル位置に形成されており、初期フォ−マッ
テイングのための固定デ−タパタ−ンに対応して論理１
又は０を固定的に表わす第１のメモリセルと、該第１の
メモリセル位置以外のメモリセル位置に形成されており
、読みだし及び書き込み可能な第２のメモリセルとを備
えている。
、特定の行アドレス及び特定の列アドレスにより選択さ
れるメモリセル位置に形成されており、初期フォ−マッ
テイングのための固定デ−タパタ−ンに対応して論理１
又は０を固定的に表わす第１のメモリセルと、該第１の
メモリセル位置以外のメモリセル位置に形成されており
、読みだし及び書き込み可能な第２のメモリセルとを備
えている。
【００１２】
【作用】記憶媒体に半導体メモリを採用することにより
、フロッピ−ディスクのような機械的駆動部を必要とす
ることなく、高速に読み出し／書き込みを行なうことが
できる。また、あらかじめ製作工程でフォ−マットデ−
タパタ−ンを形成するようにしたので、フォ−マッテイ
ング手続きを無くすことができる。さらに、フォ−マッ
トデ−タパタ−ンを保持するための電池によるバックア
ップも不要となる。このように、機械的駆動部を必要と
しない、記憶媒体が半導体メモリである、電池によるバ
ックアップも不要であるなどのことから、全体的に小型
化することが可能となる。
、フロッピ−ディスクのような機械的駆動部を必要とす
ることなく、高速に読み出し／書き込みを行なうことが
できる。また、あらかじめ製作工程でフォ−マットデ−
タパタ−ンを形成するようにしたので、フォ−マッテイ
ング手続きを無くすことができる。さらに、フォ−マッ
トデ−タパタ−ンを保持するための電池によるバックア
ップも不要となる。このように、機械的駆動部を必要と
しない、記憶媒体が半導体メモリである、電池によるバ
ックアップも不要であるなどのことから、全体的に小型
化することが可能となる。
【００１３】
【実施例】図１は本発明を概念的に説明するためのブロ
ック図である。
ック図である。
【００１４】半導体メモリ１の領域Ｆ１、Ｆ２、Ｆ３、
…はフォ−マットデ−タパタ−ンを形成するための読み
出し専用領域を構成し、Ｐ１、Ｐ２、Ｐ３、…はプログ
ラム又はデ−タを書き込むか一時保持するための読み出
し／書き込みメモリ領域を構成している。
…はフォ−マットデ−タパタ−ンを形成するための読み
出し専用領域を構成し、Ｐ１、Ｐ２、Ｐ３、…はプログ
ラム又はデ−タを書き込むか一時保持するための読み出
し／書き込みメモリ領域を構成している。
【００１５】また、同図のアドレス入力ＡＤはマイクロ
プロセッサ等の情報処理装置から与えられるアドレス信
号を示し、半導体メモリ内部のメモリアレイ１ａの読み
出し単位であるワ−ドを選択し、アドレス信号のビット
数はメモリアレイ１ａのワ−ド数を決定する。制御入力
ＣＴは半導体メモリ１に対する制御信号であり、メモリ
１の選択信号、読み出し制御信号、書き込み制御信号及
び出力イネ−ブル信号又はこれらの信号の組み合わせか
ら成っている。デ−タ入出力ＩＯはアドレス信号ＡＤと
制御信号ＣＴとに応じて内部メモリアレイ１ａに対して
書き込まれるか、又は読み出されるデ−タ信号を示し、
通常は８ビットである。また、このデ−タ入出力ＩＯは
半導体メモリ内部にあるマルチプレクサにより、入力と
出力に分離されるのが一般的である。
プロセッサ等の情報処理装置から与えられるアドレス信
号を示し、半導体メモリ内部のメモリアレイ１ａの読み
出し単位であるワ−ドを選択し、アドレス信号のビット
数はメモリアレイ１ａのワ−ド数を決定する。制御入力
ＣＴは半導体メモリ１に対する制御信号であり、メモリ
１の選択信号、読み出し制御信号、書き込み制御信号及
び出力イネ−ブル信号又はこれらの信号の組み合わせか
ら成っている。デ−タ入出力ＩＯはアドレス信号ＡＤと
制御信号ＣＴとに応じて内部メモリアレイ１ａに対して
書き込まれるか、又は読み出されるデ−タ信号を示し、
通常は８ビットである。また、このデ−タ入出力ＩＯは
半導体メモリ内部にあるマルチプレクサにより、入力と
出力に分離されるのが一般的である。
【００１６】図２は本発明の一実施例を示す回路図であ
る。同図において、２ａ、２ｂは固定論理値メモリセル
、２ｃ、２ｄは読み出し／書き込み可能なＲＡＭセルを
示しており、固定論理値メモリセル２ａ、２ｂにはフォ
−マットデ−タパタ−ンに応じて１、０の固定論理値が
あらかじめ設定されている。ここではインバ−タＩＮの
向きによって１、０が決まり、メモリセル２ａが１、メ
モリセル２ｂが０の例である。なお、この固定論理値メ
モリセルの論理の状態は、半導体メモリの製作の工程に
おいて、例えばアルミニュウムやポリシリコンなどの配
線手段と、コンタクトの有無との組み合わせによってあ
らかじめ設定することができる。かかる手法は、固定デ
−タパタ−ンのマスクプログラミングの１つの方法とな
る。
る。同図において、２ａ、２ｂは固定論理値メモリセル
、２ｃ、２ｄは読み出し／書き込み可能なＲＡＭセルを
示しており、固定論理値メモリセル２ａ、２ｂにはフォ
−マットデ−タパタ−ンに応じて１、０の固定論理値が
あらかじめ設定されている。ここではインバ−タＩＮの
向きによって１、０が決まり、メモリセル２ａが１、メ
モリセル２ｂが０の例である。なお、この固定論理値メ
モリセルの論理の状態は、半導体メモリの製作の工程に
おいて、例えばアルミニュウムやポリシリコンなどの配
線手段と、コンタクトの有無との組み合わせによってあ
らかじめ設定することができる。かかる手法は、固定デ
−タパタ−ンのマスクプログラミングの１つの方法とな
る。
【００１７】また、同図のビット線ＢＩＴ、ビットバ−
線ＢＩＴ（−）はプリチャ−ジ信号によりハイレベルに
プリチャ−ジされる。Ｄｉ０、Ｄｉ１はデ−タ入力信号
線、Ｄｏ０、Ｄｏ１はデ−タ出力信号線をそれぞれ示し
、通常は８ビットである。４は３ステ−ト駆動バッファ
であり、書き込み信号Ｗによって活性化される。５はセ
ンスアンプを示す。
線ＢＩＴ（−）はプリチャ−ジ信号によりハイレベルに
プリチャ−ジされる。Ｄｉ０、Ｄｉ１はデ−タ入力信号
線、Ｄｏ０、Ｄｏ１はデ−タ出力信号線をそれぞれ示し
、通常は８ビットである。４は３ステ−ト駆動バッファ
であり、書き込み信号Ｗによって活性化される。５はセ
ンスアンプを示す。
【００１８】このような構成とするに当たっては、以下
のような公知の技術を利用することができる。図３は一
般的な半導体メモリ例を示す構成図である。
のような公知の技術を利用することができる。図３は一
般的な半導体メモリ例を示す構成図である。
【００１９】アドレス入力は通常、行アドレスＬＡと列
アドレスＲＡとに２分され、それぞれ行アドレスデコ−
ダ６と列アドレスデコ−ダ７に供給される。行アドレス
デコ−ダ６は行アドレス選択信号線Ｙ１、Ｙ２、…Ｙｍ
に選択信号を出力し、列アドレスデコ−ダ７は列アドレ
ス選択信号線Ｘ１、Ｘ２、…Ｘｍに選択信号をそれぞれ
出力する。したがって、或るアドレス信号が入力される
と、それに応じた所定の行アドレス選択信号線と列アド
レス選択信号線によって決まる所定のメモリセル２が選
択され、該当メモリセルに対しデ−タ入出力ＩＯを通し
てデ−タの読み出し又は書き込みがなされることになる
。
アドレスＲＡとに２分され、それぞれ行アドレスデコ−
ダ６と列アドレスデコ−ダ７に供給される。行アドレス
デコ−ダ６は行アドレス選択信号線Ｙ１、Ｙ２、…Ｙｍ
に選択信号を出力し、列アドレスデコ−ダ７は列アドレ
ス選択信号線Ｘ１、Ｘ２、…Ｘｍに選択信号をそれぞれ
出力する。したがって、或るアドレス信号が入力される
と、それに応じた所定の行アドレス選択信号線と列アド
レス選択信号線によって決まる所定のメモリセル２が選
択され、該当メモリセルに対しデ−タ入出力ＩＯを通し
てデ−タの読み出し又は書き込みがなされることになる
。
【００２０】図２のような構成は、特にＭＯＳ型メモリ
におけるＳＲＡＭ（スタティックＲＡＭ）に用いて好適
である。即ち、ＳＲＡＭにおけるメモリセルは論理１又
は０を可変的に設定でき、かつ設定された論理状態を記
憶できるようラッチ式の記憶保持回路により構成されて
いるが、特定の行アドレス及び特定の列アドレスにより
選択されるメモリセル位置には、論理１又は０を固定的
に表わすメモリセルを、このラッチ式記憶保持回路に代
えて形成することができ、この固定値論理メモリセルは
ラッチ式記憶保持回路において使用されているトランジ
スタ回路と同種のトランジスタ回路で実現することがで
きるからである。
におけるＳＲＡＭ（スタティックＲＡＭ）に用いて好適
である。即ち、ＳＲＡＭにおけるメモリセルは論理１又
は０を可変的に設定でき、かつ設定された論理状態を記
憶できるようラッチ式の記憶保持回路により構成されて
いるが、特定の行アドレス及び特定の列アドレスにより
選択されるメモリセル位置には、論理１又は０を固定的
に表わすメモリセルを、このラッチ式記憶保持回路に代
えて形成することができ、この固定値論理メモリセルは
ラッチ式記憶保持回路において使用されているトランジ
スタ回路と同種のトランジスタ回路で実現することがで
きるからである。
【００２１】図４に一般的なＳＲＡＭの基本構成例を示
す。
す。
【００２２】ここでは、メモリセル２として６トランジ
スタ型を使用しており、行アドレス選択信号線Ｙｉと列
アドレス選択信号線Ｘｊとにより、メモリセル２が選択
される。また、メモリセル内ラッチ式記憶保持回路の負
荷にＰチャンネルトランジスタを使用しているが、Ｎチ
ャンネルトランジスタ又は抵抗負荷を用いることもでき
る。入力デ−タＤｉはバッファ４を介してメモリセル２
に書き込まれ、バッファ４は書き込み制御信号Ｗにより
活性化される。このメモリセル２の状態はビット線ＢＩ
Ｔ、ビットバ−線ＢＩＴ（−）及びセンスアンプ５を介
しデ−タ出力Ｄｏとして読み出される。センスアンプ５
はメモリセル２からの微弱な信号変化を増幅して検出す
る。
スタ型を使用しており、行アドレス選択信号線Ｙｉと列
アドレス選択信号線Ｘｊとにより、メモリセル２が選択
される。また、メモリセル内ラッチ式記憶保持回路の負
荷にＰチャンネルトランジスタを使用しているが、Ｎチ
ャンネルトランジスタ又は抵抗負荷を用いることもでき
る。入力デ−タＤｉはバッファ４を介してメモリセル２
に書き込まれ、バッファ４は書き込み制御信号Ｗにより
活性化される。このメモリセル２の状態はビット線ＢＩ
Ｔ、ビットバ−線ＢＩＴ（−）及びセンスアンプ５を介
しデ−タ出力Ｄｏとして読み出される。センスアンプ５
はメモリセル２からの微弱な信号変化を増幅して検出す
る。
【００２３】図５に図２で用いられる固定論理値メモリ
の具体的な例を示す。同図（Ａ）はメモリセル２を論理
１に固定的に設定した例であり、同図（Ｂ）はメモリセ
ル２を論理０に固定的に設定した例である。
の具体的な例を示す。同図（Ａ）はメモリセル２を論理
１に固定的に設定した例であり、同図（Ｂ）はメモリセ
ル２を論理０に固定的に設定した例である。
【００２４】同図（Ａ）では、ビット線ＢＩＴ、ビット
バ−線ＢＩＴ（−）はハイレベルにプリチャ−ジされ、
読み出し時に行アドレス選択線Ｙｉによってトランジス
タＴＲ３、ＴＲ４が活性化し、ビット線ＢＩＴの状態が
トランジスタＴＲ１、ＴＲ２にて形成されるインバ−タ
によって反転し、ビットバ−線ＢＩＴ（−）の状態が論
理０となる。
バ−線ＢＩＴ（−）はハイレベルにプリチャ−ジされ、
読み出し時に行アドレス選択線Ｙｉによってトランジス
タＴＲ３、ＴＲ４が活性化し、ビット線ＢＩＴの状態が
トランジスタＴＲ１、ＴＲ２にて形成されるインバ−タ
によって反転し、ビットバ−線ＢＩＴ（−）の状態が論
理０となる。
【００２５】一方、同図（Ｂ）ではインバ−タの接続方
向がビット線ＢＩＴ、ビットバ−線ＢＩＴ（−）に対し
て同図（Ａ）とは逆になっており、読み出し時に行アド
レス選択線ＹｉによってトランジスタＴＲ７、ＴＲ８が
活性化し、ビットバ−線ＢＩＴ（−）の状態がトランジ
スタＴＲ５、ＴＲ６にて形成されるインバ−タによって
反転し、ビット線ＢＩＴの状態が論理０となる。
向がビット線ＢＩＴ、ビットバ−線ＢＩＴ（−）に対し
て同図（Ａ）とは逆になっており、読み出し時に行アド
レス選択線ＹｉによってトランジスタＴＲ７、ＴＲ８が
活性化し、ビットバ−線ＢＩＴ（−）の状態がトランジ
スタＴＲ５、ＴＲ６にて形成されるインバ−タによって
反転し、ビット線ＢＩＴの状態が論理０となる。
【００２６】なお、同図（Ａ）の点Ａ、Ｂを点ｂ、ａに
それぞれ接続すればインバ−タの接続方向が逆になり、
同図（Ｂ）に示すものと等価となるのは言うまでもない
。
それぞれ接続すればインバ−タの接続方向が逆になり、
同図（Ｂ）に示すものと等価となるのは言うまでもない
。
【００２７】
【発明の効果】以上詳細に説明したように本発明によれ
ば、特定の行アドレス及び特定の列アドレスにより選択
されるメモリセル位置に形成されており、初期フォ−マ
ッテイングのための固定デ−タパタ−ンに対応して論理
１又は０を固定的に表わす第１のメモリセルと、該第１
のメモリセル位置以外のメモリセル位置に形成されてお
り、読みだし及び書き込み可能な第２のメモリセルとを
備えているため、フォ−マッテイング手続きを無くすこ
とができる。さらに、フォ−マットデ−タパタ−ンを保
持するための電池によるバックアップも不要となる。記
憶媒体に半導体メモリを採用することにより、フロッピ
−ディスクのような機械的駆動部を必要とせず高速に読
み出し／書き込み（ランダムアクセス）を行なうことが
できる。その結果、機械的駆動部を必要としない、記憶
媒体が半導体メモリである、電池によるバックアップも
不要であるなどのことから、全体的に小型化することが
可能となる。
ば、特定の行アドレス及び特定の列アドレスにより選択
されるメモリセル位置に形成されており、初期フォ−マ
ッテイングのための固定デ−タパタ−ンに対応して論理
１又は０を固定的に表わす第１のメモリセルと、該第１
のメモリセル位置以外のメモリセル位置に形成されてお
り、読みだし及び書き込み可能な第２のメモリセルとを
備えているため、フォ−マッテイング手続きを無くすこ
とができる。さらに、フォ−マットデ−タパタ−ンを保
持するための電池によるバックアップも不要となる。記
憶媒体に半導体メモリを採用することにより、フロッピ
−ディスクのような機械的駆動部を必要とせず高速に読
み出し／書き込み（ランダムアクセス）を行なうことが
できる。その結果、機械的駆動部を必要としない、記憶
媒体が半導体メモリである、電池によるバックアップも
不要であるなどのことから、全体的に小型化することが
可能となる。
【図１】本発明を概念的に説明するための概要図である
。
。
【図２】本発明の一実施例を示す回路図である。
【図３】半導体メモリの一般的な例を示す構成図である
。
。
【図４】ＳＲＡＭの基本構成図である。
【図５】図２で用いる固定論理値メモリセルの具体的な
例を示す構成図である。
例を示す構成図である。
【図６】フロッピ−ディスク装置の例を示す構成図であ
る。
る。
【図７】ＲＡＭディスク装置の例を示す構成図である。
１ 半導体メモリ
２ メモリセル
４ ３ステ−ト駆動バッファ
５ センスアンプ
６ 行アドレスデコ−ダ
７ 列アドレスデコ−ダ
１ａ メモリアレイ
２ａ 固定論理値メモリセル
２ｂ 固定論理値メモリセル
２ｃ ランダムアクセスメモリセル
２ｄ ランダムアクセスメモリセル
３ａ ラッチ式記憶保持回路
３ｂ ラッチ式記憶保持回路
Claims (1)
- 【請求項１】 特定の行アドレス及び特定の列アドレ
スにより選択されるメモリセル位置に形成されており、
初期フォ−マッテイングのための固定デ−タパタ−ンに
対応して論理１又は０を固定的に表わす第１のメモリセ
ルと、該第１のメモリセル位置以外のメモリセル位置に
形成されており、読みだし及び書き込み可能な第２のメ
モリセルとを備えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005127A JPH04238194A (ja) | 1991-01-21 | 1991-01-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005127A JPH04238194A (ja) | 1991-01-21 | 1991-01-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238194A true JPH04238194A (ja) | 1992-08-26 |
Family
ID=11602653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005127A Pending JPH04238194A (ja) | 1991-01-21 | 1991-01-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1496437A4 (en) * | 2002-04-15 | 2008-07-30 | Sony Corp | Data storing apparatus |
| JP2013229097A (ja) * | 2012-04-26 | 2013-11-07 | Gn Resound As | 類似したｒａｍセルとｒｏｍセルとを有する半導体メモリ |
-
1991
- 1991-01-21 JP JP3005127A patent/JPH04238194A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1496437A4 (en) * | 2002-04-15 | 2008-07-30 | Sony Corp | Data storing apparatus |
| JP2013229097A (ja) * | 2012-04-26 | 2013-11-07 | Gn Resound As | 類似したｒａｍセルとｒｏｍセルとを有する半導体メモリ |
| US8964456B2 (en) | 2012-04-26 | 2015-02-24 | Gn Resound A/S | Semiconductor memory with similar RAM and ROM cells |
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