JPH04239349A - マイクロプロセッサスタートアップ回路 - Google Patents
マイクロプロセッサスタートアップ回路Info
- Publication number
- JPH04239349A JPH04239349A JP1264491A JP1264491A JPH04239349A JP H04239349 A JPH04239349 A JP H04239349A JP 1264491 A JP1264491 A JP 1264491A JP 1264491 A JP1264491 A JP 1264491A JP H04239349 A JPH04239349 A JP H04239349A
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- JP
- Japan
- Prior art keywords
- address
- microprocessor
- ram
- bus
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電源オンあるいはコ
ールドスタート時にマイクロプロセッサの動作環境を設
定するマイクロプロセッサスタートアップ回路に関する
ものである。
ールドスタート時にマイクロプロセッサの動作環境を設
定するマイクロプロセッサスタートアップ回路に関する
ものである。
【０００２】
【従来の技術】図２は、従来のこの種回路を示す構成図
であり、図において、１はマイクロプロセッサ、２はＲ
ＡＭ（ランダムアクセスメモリ）、３は補助記憶装置（
以後、ＲＯＭと呼ぶ）で、それぞれデータバス４、アド
レスバス５及び制御バス６に接続されている。
であり、図において、１はマイクロプロセッサ、２はＲ
ＡＭ（ランダムアクセスメモリ）、３は補助記憶装置（
以後、ＲＯＭと呼ぶ）で、それぞれデータバス４、アド
レスバス５及び制御バス６に接続されている。
【０００３】次に動作について説明する。まずリセット
時は、マイクロプロセッサ１内に用意されたプログラム
ローダにより、予めＲＯＭ３上に格納されたシステムプ
ログラムが、ＲＡＭ２上に展開される。この様子を、時
間を追って以下に説明する。マイクロプロセッサ１より
、アドレスバス５を介して、ＲＯＭ３に対して、アドレ
ス情報が出力されると、前記ＲＯＭ３よりそのアドレス
に対応したデータが制御バス６のリード信号により、デ
ータバス４に出力される。このデータは一旦、マイクロ
プロセッサ１内のレジスタに取り込まれる。
時は、マイクロプロセッサ１内に用意されたプログラム
ローダにより、予めＲＯＭ３上に格納されたシステムプ
ログラムが、ＲＡＭ２上に展開される。この様子を、時
間を追って以下に説明する。マイクロプロセッサ１より
、アドレスバス５を介して、ＲＯＭ３に対して、アドレ
ス情報が出力されると、前記ＲＯＭ３よりそのアドレス
に対応したデータが制御バス６のリード信号により、デ
ータバス４に出力される。このデータは一旦、マイクロ
プロセッサ１内のレジスタに取り込まれる。
【０００４】次いで、マイクロプロセッサ１よりのアド
レスバス５を介して、ＲＡＭ２に対してアドレス情報が
出力され、マイクロプロセッサ１より制御バス６にライ
ト信号と共にレジスタに取り込んだデータをデータバス
４に出力することにより、ＲＡＭ２の対応アドレスにデ
ータが格納される。この一連の動作を、システムプログ
ラム量に応じて繰り返えす。
レスバス５を介して、ＲＡＭ２に対してアドレス情報が
出力され、マイクロプロセッサ１より制御バス６にライ
ト信号と共にレジスタに取り込んだデータをデータバス
４に出力することにより、ＲＡＭ２の対応アドレスにデ
ータが格納される。この一連の動作を、システムプログ
ラム量に応じて繰り返えす。
【０００５】
【発明が解決しようとする課題】従来のマイクロプロセ
ッサスタートストップ回路は、以上のように構成されて
いるので、一つのデータ（プログラムを構成する一デー
タ）を移動させるために、マイクロプロセッサ１内のレ
ジスタを介してリード／ライト動作を繰り返えして行う
ことになり、その所要時間が長く必要である等の問題点
があった。
ッサスタートストップ回路は、以上のように構成されて
いるので、一つのデータ（プログラムを構成する一デー
タ）を移動させるために、マイクロプロセッサ１内のレ
ジスタを介してリード／ライト動作を繰り返えして行う
ことになり、その所要時間が長く必要である等の問題点
があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたものでマイクロプロセッサとＲＡＭ及
び補助記憶装置（ＲＯＭ）との間に制御回路を設けるこ
とにより、プログラムロード時間の短縮化を図ったマイ
クロプロセッサスタートアップ回路を得ることを目的と
する。
るためになされたものでマイクロプロセッサとＲＡＭ及
び補助記憶装置（ＲＯＭ）との間に制御回路を設けるこ
とにより、プログラムロード時間の短縮化を図ったマイ
クロプロセッサスタートアップ回路を得ることを目的と
する。
【０００７】
【課題を解決するための手段】この発明に係るマイクロ
プロセッサスタートアップ回路は、電源オンあるいはコ
ールドスタート時にマイクロプロセッサからの指示によ
り補助記憶装置からＲＡＭ上にシステムプログラムを転
送する場合、該補助記憶装置に対する信号有効時にＲＡ
Ｍに対するライト信号を強制的に有効するとともに、前
記マイクロプロセッサから指示されるアドレス信号を共
用して続出されたシステムプログラムを前記補助記憶装
置上のアドレスと同じ前記ＲＡＭ上のアドレスに格納す
る制御回路を前記補助記憶装置とＲＡＭとの各バス間に
設けたものである。
プロセッサスタートアップ回路は、電源オンあるいはコ
ールドスタート時にマイクロプロセッサからの指示によ
り補助記憶装置からＲＡＭ上にシステムプログラムを転
送する場合、該補助記憶装置に対する信号有効時にＲＡ
Ｍに対するライト信号を強制的に有効するとともに、前
記マイクロプロセッサから指示されるアドレス信号を共
用して続出されたシステムプログラムを前記補助記憶装
置上のアドレスと同じ前記ＲＡＭ上のアドレスに格納す
る制御回路を前記補助記憶装置とＲＡＭとの各バス間に
設けたものである。
【０００８】
【作用】この発明における制御回路は、補助記憶装置及
びＲＡＭの各バス間に設けられ、電源オンあるいはコー
ルドスタートのシステムプログラムロード時にのみバス
制御を特殊制御モードに切換え、ＲＯＭに格納されたシ
ステムプログラムのリード信号有効時に限り該ＲＡＭに
対して強制的にライト信号を有効にし、マイクロプロセ
ッサから指示されるアドレス信号を共用して、続出され
たシステムプログラムを該ＲＯＭのアドレスと同じＲＡ
Ｍ上のアドレスに格納する。
びＲＡＭの各バス間に設けられ、電源オンあるいはコー
ルドスタートのシステムプログラムロード時にのみバス
制御を特殊制御モードに切換え、ＲＯＭに格納されたシ
ステムプログラムのリード信号有効時に限り該ＲＡＭに
対して強制的にライト信号を有効にし、マイクロプロセ
ッサから指示されるアドレス信号を共用して、続出され
たシステムプログラムを該ＲＯＭのアドレスと同じＲＡ
Ｍ上のアドレスに格納する。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図中、図２と同一の部分は同一の符号をもって図
示した図１において、７はＲＡＭ２及びＲＯＭ３と各バ
ス間に設けた制御回路である。
する。図中、図２と同一の部分は同一の符号をもって図
示した図１において、７はＲＡＭ２及びＲＯＭ３と各バ
ス間に設けた制御回路である。
【００１０】次に動作について説明する。まずマイクロ
プロセッサ１より、アドレスバス５を介して、ＲＯＭ３
に対しアドレス情報を出力する。続いてマイクロプロセ
ッサ１が制御バス６を介してＲＯＭ３にリード信号を出
力する。ＲＯＭ３はそのアドレスに対応したデータをデ
ータバス４に出力する。ここでプログラムロード時にの
み通常のノーマル動作時とはバス制御の順序を分離して
特殊モードを設け、この特集モードによる制御を制御回
路７により実行する。すなわち特殊モードの動作時には
、前記制御バス６のリード信号有効時に、ＲＡＭ２に対
してライト信号を強制的に有効にする。そして、前記Ｒ
ＯＭ３に指示されたアドレスをそのまま使用することに
より、ＲＯＭ３とＲＡＭ２の共通アドレス（マイクロプ
ロセッサ１からＲＯＭ３に対して指示されたアドレスと
同じアドレス）に同一データが格納されることになる。 この強制動作を繰り返すことにより等価的に、ＲＯＭ３
よりＲＡＭ２へプログラムが直接転送されることになる
。プログラム転送後は制御回路７の特殊モードを解除し
、通常動作のノーマル作動状態を戻す。
プロセッサ１より、アドレスバス５を介して、ＲＯＭ３
に対しアドレス情報を出力する。続いてマイクロプロセ
ッサ１が制御バス６を介してＲＯＭ３にリード信号を出
力する。ＲＯＭ３はそのアドレスに対応したデータをデ
ータバス４に出力する。ここでプログラムロード時にの
み通常のノーマル動作時とはバス制御の順序を分離して
特殊モードを設け、この特集モードによる制御を制御回
路７により実行する。すなわち特殊モードの動作時には
、前記制御バス６のリード信号有効時に、ＲＡＭ２に対
してライト信号を強制的に有効にする。そして、前記Ｒ
ＯＭ３に指示されたアドレスをそのまま使用することに
より、ＲＯＭ３とＲＡＭ２の共通アドレス（マイクロプ
ロセッサ１からＲＯＭ３に対して指示されたアドレスと
同じアドレス）に同一データが格納されることになる。 この強制動作を繰り返すことにより等価的に、ＲＯＭ３
よりＲＡＭ２へプログラムが直接転送されることになる
。プログラム転送後は制御回路７の特殊モードを解除し
、通常動作のノーマル作動状態を戻す。
【００１１】
【発明の効果】以上のようにこの発明によれば、補助記
憶装置及びＲＡＭの各バス間に制御回路を設け、その制
御回路により電源オン時あるいはコールドスタート時の
システムプログラムロード時に限ってバス制御を特殊モ
ードに切換え、マイクロプロセッサから指示されるＲＯ
Ｍのリード信号有効時に該ＲＡＭに対し強制的にライト
信号を有効にしてＲＡＭ上の共通アドレスに該ＲＯＭか
ら続出されたシステムプログラムを格納するように構成
したので、プログラムロード時間が短縮され、操作が単
純となる等の効果がある。
憶装置及びＲＡＭの各バス間に制御回路を設け、その制
御回路により電源オン時あるいはコールドスタート時の
システムプログラムロード時に限ってバス制御を特殊モ
ードに切換え、マイクロプロセッサから指示されるＲＯ
Ｍのリード信号有効時に該ＲＡＭに対し強制的にライト
信号を有効にしてＲＡＭ上の共通アドレスに該ＲＯＭか
ら続出されたシステムプログラムを格納するように構成
したので、プログラムロード時間が短縮され、操作が単
純となる等の効果がある。
【図１】この発明の一実施例によるマイクロプロセッサ
高速スタートアップ回路の回路構成図である。
高速スタートアップ回路の回路構成図である。
【図２】従来のマイクロプロセッサスタートアップ回路
図である。
図である。
１ マイクロプロセッサ
２ ＲＡＭ
３ 補助記憶装置（ＲＯＭ）
４ データバス
５ アドレスバス
６ 制御バス
７ 制御回路
なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】 電源オンあるいはコールドスタート時
にマイクロプロセッサからアドレスバスを介して指示さ
れるアドレス信号及び制御バスを介して指示されるリー
ド信号により、補助記憶装置内の該当アドレスのシステ
ムプログラムをデータバス上に出力し、前記マイクロプ
ロセッサから該アドレスバスを介して指示されるアドレ
ス信号及び制御バスを介して指示されるライト信号によ
り、前記データバス上に出力されたシステムプログラム
を該当するＲＡＭ上に展開するマイクロプロセッサスタ
ートアップ回路において、前記補助記憶装置及びＲＡＭ
の各バス間に設けられ、前記補助記憶装置に対するリー
ド信号有効時に前記ＲＡＭに対するライト信号を強制的
に有効にするとともに、前記マイクロプロセッサから指
示されるアドレス信号を共用し、続出されたシステムプ
ログラムを前記補助記憶装置上のアドレスと同じ前記Ｒ
ＡＭ上のアドレスに格納する制御回路を備えたことを特
徴とするマイクロプロセッサスタートアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264491A JPH04239349A (ja) | 1991-01-11 | 1991-01-11 | マイクロプロセッサスタートアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264491A JPH04239349A (ja) | 1991-01-11 | 1991-01-11 | マイクロプロセッサスタートアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239349A true JPH04239349A (ja) | 1992-08-27 |
Family
ID=11811075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264491A Pending JPH04239349A (ja) | 1991-01-11 | 1991-01-11 | マイクロプロセッサスタートアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239349A (ja) |
-
1991
- 1991-01-11 JP JP1264491A patent/JPH04239349A/ja active Pending
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