JPH04245580A - コンピュ−タの周辺素子拡張のためのデコ−ド装置 - Google Patents
コンピュ−タの周辺素子拡張のためのデコ−ド装置Info
- Publication number
- JPH04245580A JPH04245580A JP3029182A JP2918291A JPH04245580A JP H04245580 A JPH04245580 A JP H04245580A JP 3029182 A JP3029182 A JP 3029182A JP 2918291 A JP2918291 A JP 2918291A JP H04245580 A JPH04245580 A JP H04245580A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- data
- peripheral
- decoder
- decoders
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 27
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】最近，マイクロコンピュ−タ等の
コンピュ−タ（ＣＰＵという）はあらゆる分野における
精密な制御を行うために用いられるが，このようなＣＰ
Ｕに対する周辺素子は増大する傾向にある。本発明はＣ
ＰＵ拡張の際に使用して有効なデコ−ド装置の改良に関
するものである。
コンピュ−タ（ＣＰＵという）はあらゆる分野における
精密な制御を行うために用いられるが，このようなＣＰ
Ｕに対する周辺素子は増大する傾向にある。本発明はＣ
ＰＵ拡張の際に使用して有効なデコ−ド装置の改良に関
するものである。
【０００２】
【従来の技術】従来，ＣＰＵに周辺素子を接続する場合
には，そのＣＰＵの有するアドレスの各ビットを直接デ
コ−ドすることで各周辺素子のイネ−ブル信号を得てい
た。しかし，ＣＰＵの周辺素子が増えすぎた場合，その
ＣＰＵが有するアドレスだけで各周辺素子へのイネ−ブ
ル信号を作り出すことは不可能であった。
には，そのＣＰＵの有するアドレスの各ビットを直接デ
コ−ドすることで各周辺素子のイネ−ブル信号を得てい
た。しかし，ＣＰＵの周辺素子が増えすぎた場合，その
ＣＰＵが有するアドレスだけで各周辺素子へのイネ−ブ
ル信号を作り出すことは不可能であった。
【０００３】
【発明が解決しようとする課題】即ち，従来のもののよ
うにＣＰＵの有するアドレスだけで各周辺素子へのイネ
−ブル信号をデコ−ドする方式の場合には，アドレスの
ビット数によってＣＰＵに接続可能な周辺素子の数が限
定されてしまうという問題点があった。本発明は従来の
もののこのような課題（問題点）を解決し，その周辺素
子数をアドレスのビット数に左右されずに接続すること
が可能なＣＰＵの周辺素子拡張のためのデコ−ド装置を
提供することを目的とする。
うにＣＰＵの有するアドレスだけで各周辺素子へのイネ
−ブル信号をデコ−ドする方式の場合には，アドレスの
ビット数によってＣＰＵに接続可能な周辺素子の数が限
定されてしまうという問題点があった。本発明は従来の
もののこのような課題（問題点）を解決し，その周辺素
子数をアドレスのビット数に左右されずに接続すること
が可能なＣＰＵの周辺素子拡張のためのデコ−ド装置を
提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明のＣＰＵ拡張のた
めのデコ−ド装置は次のように構成される。■デ−タ線
にラッチ回路を挿入し，ＣＰＵにより特定のデ−タをラ
ッチ回路に保持する。■このラッチデ−タはデコ−ド回
路を通して周辺素子選択のために設けた複数のデコ−ダ
の選択信号に用いる。■複数のアドレスデコ−ダは夫々
のアドレス信号により周辺素子選択信号を出力し，この
結果，前述のデ−タをラッチすることにより複数のデコ
−ダの中から特定のデコ−ダをアクティブにするように
する。■このアクティブなデコ−ダに対してアドレスを
ＣＰＵにより操作することで，このデコ−ダは自分の担
当する各周辺素子を操作することを可能とする。
めのデコ−ド装置は次のように構成される。■デ−タ線
にラッチ回路を挿入し，ＣＰＵにより特定のデ−タをラ
ッチ回路に保持する。■このラッチデ−タはデコ−ド回
路を通して周辺素子選択のために設けた複数のデコ−ダ
の選択信号に用いる。■複数のアドレスデコ−ダは夫々
のアドレス信号により周辺素子選択信号を出力し，この
結果，前述のデ−タをラッチすることにより複数のデコ
−ダの中から特定のデコ−ダをアクティブにするように
する。■このアクティブなデコ−ダに対してアドレスを
ＣＰＵにより操作することで，このデコ−ダは自分の担
当する各周辺素子を操作することを可能とする。
【０００５】
【作用】デ−タをＣＰＵの書き込み信号によりラッチし
ているので，特定のデ−タがラッチ可能である（プログ
ラムにて可能である）。このラッチデ−タをデコ−ドし
，周辺素子選択のために設けた複数のデコ−ダ用選択信
号としているので２ｎ（ｎはデ−タの本数）分のデコ−
ダを増設可能となる。
ているので，特定のデ−タがラッチ可能である（プログ
ラムにて可能である）。このラッチデ−タをデコ−ドし
，周辺素子選択のために設けた複数のデコ−ダ用選択信
号としているので２ｎ（ｎはデ−タの本数）分のデコ−
ダを増設可能となる。
【０００６】
【実施例】以下図１に示す一実施例により本発明を具体
的に説明する。同図において，１０はＣＰＵ，２０はラ
ッチ回路，３０，４０，・・・１００は夫々第１，第２
，・・・第ｎ個目のデコ−ダである。５０はデ−タラッ
チ用のデコ−ダである。ＤＢはＣＰＵからラッチ回路２
０へのデ−タバス，ＥＸＴＤＢはＣＰＵ１０から周辺素
子へのデ−タバス，ＡＢはＣＰＵ１０から各デコ−ダ３
０，４０，・・・１００へのアドレスバス，ＥＸＴＡＢ
はＣＰＵ１０の周辺素子へのアドレスバスである。
的に説明する。同図において，１０はＣＰＵ，２０はラ
ッチ回路，３０，４０，・・・１００は夫々第１，第２
，・・・第ｎ個目のデコ−ダである。５０はデ−タラッ
チ用のデコ−ダである。ＤＢはＣＰＵからラッチ回路２
０へのデ−タバス，ＥＸＴＤＢはＣＰＵ１０から周辺素
子へのデ−タバス，ＡＢはＣＰＵ１０から各デコ−ダ３
０，４０，・・・１００へのアドレスバス，ＥＸＴＡＢ
はＣＰＵ１０の周辺素子へのアドレスバスである。
【０００７】上記の構成において，ＣＰＵ１０がＯＵＴ
命令または，外部番地に対してデ−タを書き込む操作を
し，書き込み信号ＷＲにより特定のデ−タをラッチ回路
２０にラッチする。このラッチデ−タＬＤをデコ−ド回
路５０によりデコ−ドすることで第１，第２，・・・第
ｎ個目のデコ−ダ（３０），（４０），・・・（１００
）の内のいずれかのデコ−ダをアクティブにすることが
できる。次にアクティブになったデコ−ダに対してＣＰ
Ｕ１０が任意の周辺素子（アドレス）をアクセスするこ
とでデコ−ダからその周辺素子へのイネ−ブル信号ＥＮ
１，ＥＮ２，ＥＮｎを出力し，ＣＰＵ１０の関連素子に
対してデ−タ伝送を円滑に行うものである。
命令または，外部番地に対してデ−タを書き込む操作を
し，書き込み信号ＷＲにより特定のデ−タをラッチ回路
２０にラッチする。このラッチデ−タＬＤをデコ−ド回
路５０によりデコ−ドすることで第１，第２，・・・第
ｎ個目のデコ−ダ（３０），（４０），・・・（１００
）の内のいずれかのデコ−ダをアクティブにすることが
できる。次にアクティブになったデコ−ダに対してＣＰ
Ｕ１０が任意の周辺素子（アドレス）をアクセスするこ
とでデコ−ダからその周辺素子へのイネ−ブル信号ＥＮ
１，ＥＮ２，ＥＮｎを出力し，ＣＰＵ１０の関連素子に
対してデ−タ伝送を円滑に行うものである。
【０００８】
【発明の効果】本発明ではラッチ回路の後段にデ−タラ
ッチ用のデコ−ダを備えるようにしたから，１個のラッ
チ回路を介してデコ−ダへのアクティブを行うものより
も，周辺素子へのイネ−ブル信号を出す機能が拡充され
るから，ＣＰＵに接続できる周辺素子の数を増大させる
ことができるという優れた効果がある。
ッチ用のデコ−ダを備えるようにしたから，１個のラッ
チ回路を介してデコ−ダへのアクティブを行うものより
も，周辺素子へのイネ−ブル信号を出す機能が拡充され
るから，ＣＰＵに接続できる周辺素子の数を増大させる
ことができるという優れた効果がある。
【図１】本発明の一実施例を示す接続図である。
１０：マイクロコンピュ−タ等のコンピュ−タ（ＣＰＵ
） ２０：ラッチ回路 ３０，４０，・・・，１００：アドレスデコ−ダ５０：
デ−タラッチ用のデコ−ダ
） ２０：ラッチ回路 ３０，４０，・・・，１００：アドレスデコ−ダ５０：
デ−タラッチ用のデコ−ダ
Claims (1)
- 【請求項１】 アドレスバス，デ−タバス及び書き込
み，読み込み信号などのコントロ−ルバスを有するマイ
クロコンピュ−タ等のコンピュ−タ（以下ＣＰＵという
）とそのデ−タを書き込み信号によりラッチするための
ラッチ回路及びラッチしたデ−タをデコ−ドするデコ−
ド回路とを備え，デコ−ドされた信号で各周辺素子への
イネ−ブル信号を選択する複数のデコ−ド回路のいずれ
か１つをアクティブにするようにしたことを特徴とする
コンピュ−タの周辺素子拡張のためのデコ−ド装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029182A JPH04245580A (ja) | 1991-01-31 | 1991-01-31 | コンピュ−タの周辺素子拡張のためのデコ−ド装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029182A JPH04245580A (ja) | 1991-01-31 | 1991-01-31 | コンピュ−タの周辺素子拡張のためのデコ−ド装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245580A true JPH04245580A (ja) | 1992-09-02 |
Family
ID=12269070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029182A Pending JPH04245580A (ja) | 1991-01-31 | 1991-01-31 | コンピュ−タの周辺素子拡張のためのデコ−ド装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841939B2 (en) | 2012-07-11 | 2014-09-23 | Kabushiki Kaisha Toshiba | Switching control circuit and switching device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172430A (en) * | 1981-04-17 | 1982-10-23 | Yasuda Haruo | Address extending device of computer |
| JPS61180346A (ja) * | 1985-02-04 | 1986-08-13 | Sharp Corp | マイクロコンピユ−タ |
-
1991
- 1991-01-31 JP JP3029182A patent/JPH04245580A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172430A (en) * | 1981-04-17 | 1982-10-23 | Yasuda Haruo | Address extending device of computer |
| JPS61180346A (ja) * | 1985-02-04 | 1986-08-13 | Sharp Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841939B2 (en) | 2012-07-11 | 2014-09-23 | Kabushiki Kaisha Toshiba | Switching control circuit and switching device |
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