JPH04245559A - コンピュ−タの周辺素子拡張のためのデコ−ド装置 - Google Patents
コンピュ−タの周辺素子拡張のためのデコ−ド装置Info
- Publication number
- JPH04245559A JPH04245559A JP3029181A JP2918191A JPH04245559A JP H04245559 A JPH04245559 A JP H04245559A JP 3029181 A JP3029181 A JP 3029181A JP 2918191 A JP2918191 A JP 2918191A JP H04245559 A JPH04245559 A JP H04245559A
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- JP
- Japan
- Prior art keywords
- cpu
- data
- address
- peripheral elements
- computer
- Prior art date
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 28
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】最近，マイクロコンピュ−タ等の
コンピュ−タ（ＣＰＵという）はあらゆる分野における
精密な制御を行うために用いられるが，このようなＣＰ
Ｕに対する周辺素子は増大する傾向にある。本発明はＣ
ＰＵ拡張の際に使用して有効なデコ−ド装置に関するも
のである。
コンピュ−タ（ＣＰＵという）はあらゆる分野における
精密な制御を行うために用いられるが，このようなＣＰ
Ｕに対する周辺素子は増大する傾向にある。本発明はＣ
ＰＵ拡張の際に使用して有効なデコ−ド装置に関するも
のである。
【０００２】
【従来の技術】従来，ＣＰＵに周辺素子を接続する場合
には，そのＣＰＵの有するアドレスの各ビットを直接デ
コ−ドすることで各周辺素子のイネ−ブル信号を得てい
た。しかし，ＣＰＵの周辺素子が増えすぎた場合，その
ＣＰＵが有するアドレスだけで各周辺素子へのイネ−ブ
ル信号を作り出すことは不可能であった。
には，そのＣＰＵの有するアドレスの各ビットを直接デ
コ−ドすることで各周辺素子のイネ−ブル信号を得てい
た。しかし，ＣＰＵの周辺素子が増えすぎた場合，その
ＣＰＵが有するアドレスだけで各周辺素子へのイネ−ブ
ル信号を作り出すことは不可能であった。
【０００３】
【発明が解決しようとする課題】即ち，従来のもののよ
うにＣＰＵの有するアドレスだけで各周辺素子へのイネ
−ブル信号をデコ−ドする方式の場合には，アドレスの
ビット数によってＣＰＵに接続可能な周辺素子の数が限
定されてしまうという問題点があった。本発明は従来の
もののこのような課題（問題点）を解決し，その周辺素
子数をアドレスのビット数に左右されずに接続すること
が可能なＣＰＵの周辺素子拡張のためのデコ−ド装置を
提供することを目的とする。
うにＣＰＵの有するアドレスだけで各周辺素子へのイネ
−ブル信号をデコ−ドする方式の場合には，アドレスの
ビット数によってＣＰＵに接続可能な周辺素子の数が限
定されてしまうという問題点があった。本発明は従来の
もののこのような課題（問題点）を解決し，その周辺素
子数をアドレスのビット数に左右されずに接続すること
が可能なＣＰＵの周辺素子拡張のためのデコ−ド装置を
提供することを目的とする。
【０００４】
【課題を解決するための手段】上記課題解決のため，次
の手順を行うように構成する。■デ−タ線にラッチ回路
を挿入し，ＣＰＵにより特定のデ−タをラッチ回路に保
持する。■複数個のアドレスデコ−ダを設け，これらの
アドレスデコ−ダは夫々のアドレス信号により周辺素子
選択信号を出力する。■上記構成において前述のデ−タ
をラッチすることにより，複数個のアドレスデコ−ダの
中からいずれか１つのアドレスデコ−ダをアクティブに
する。■このアクティブとなったアドレスデコ−ダに対
してアドレスをＣＰＵにより操作することで，このデコ
−ダは自分の担当する各周辺素子を操作するものである
。
の手順を行うように構成する。■デ−タ線にラッチ回路
を挿入し，ＣＰＵにより特定のデ−タをラッチ回路に保
持する。■複数個のアドレスデコ−ダを設け，これらの
アドレスデコ−ダは夫々のアドレス信号により周辺素子
選択信号を出力する。■上記構成において前述のデ−タ
をラッチすることにより，複数個のアドレスデコ−ダの
中からいずれか１つのアドレスデコ−ダをアクティブに
する。■このアクティブとなったアドレスデコ−ダに対
してアドレスをＣＰＵにより操作することで，このデコ
−ダは自分の担当する各周辺素子を操作するものである
。
【０００５】
【作用】デ−タをＣＰＵの書き込み信号によりラッチし
ているので，特定のデ−タがプログラム等でラッチでき
る。したがって，デ−タのビット数分アドレスデコ−ダ
を増設でき，これによりＣＰＵの周辺素子の拡張ができ
るようになる。
ているので，特定のデ−タがプログラム等でラッチでき
る。したがって，デ−タのビット数分アドレスデコ−ダ
を増設でき，これによりＣＰＵの周辺素子の拡張ができ
るようになる。
【０００６】
【実施例】以下図１に示す一実施例により本発明を具体
的に説明する。同図において，１０はＣＰＵ，２０はラ
ッチ回路，３０，４０，・・・１００は夫々第１，第２
，・・・第ｎ個目のアドレスデコ−ダである。ＤＢはＣ
ＰＵ１０からラッチ回路２０へのデ−タバス，ＥＸＴＤ
ＢはＣＰＵ１０から周辺素子へのデ−タバス，ＡＢはＣ
ＰＵ１０から各アドレスデコ−ダ３０，４０，・・・１
００へのアドレスバス，ＥＸＴＡＢはＣＰＵ１０の周辺
素子へのアドレスバスである。
的に説明する。同図において，１０はＣＰＵ，２０はラ
ッチ回路，３０，４０，・・・１００は夫々第１，第２
，・・・第ｎ個目のアドレスデコ−ダである。ＤＢはＣ
ＰＵ１０からラッチ回路２０へのデ−タバス，ＥＸＴＤ
ＢはＣＰＵ１０から周辺素子へのデ−タバス，ＡＢはＣ
ＰＵ１０から各アドレスデコ−ダ３０，４０，・・・１
００へのアドレスバス，ＥＸＴＡＢはＣＰＵ１０の周辺
素子へのアドレスバスである。
【０００７】上記の構成において，ＣＰＵ１０がＯＵＴ
命令または，外部番地に対してデ−タを書き込む操作を
し，書き込み信号ＷＲにより特定のデ−タをラッチ回路
２０にラッチすると，この特定のデ−タがラッチされる
ことでアドレスデコ−ダ３０，４０，・・・・１００の
内のいずれかのアドレスデコ−ダをアクティブすること
ができる。この結果，アクティブになったアドレスデコ
−ダを用いてＣＰＵが特定の周辺素子（アドレス）をア
クセスすることでアドレスデコ−ダからその周辺素子へ
のイネ−ブル信号ＥＮ１，ＥＮ２，ＥＮｎを出力し，周
辺素子に対するＣＰＵとのデ−タ伝送を円滑に行うこと
ができる。
命令または，外部番地に対してデ−タを書き込む操作を
し，書き込み信号ＷＲにより特定のデ−タをラッチ回路
２０にラッチすると，この特定のデ−タがラッチされる
ことでアドレスデコ−ダ３０，４０，・・・・１００の
内のいずれかのアドレスデコ−ダをアクティブすること
ができる。この結果，アクティブになったアドレスデコ
−ダを用いてＣＰＵが特定の周辺素子（アドレス）をア
クセスすることでアドレスデコ−ダからその周辺素子へ
のイネ−ブル信号ＥＮ１，ＥＮ２，ＥＮｎを出力し，周
辺素子に対するＣＰＵとのデ−タ伝送を円滑に行うこと
ができる。
【０００８】
【発明の効果】本発明は上記のようにＣＰＵから複数個
のアドレスデコ−ダに対してラッチ回路を介して特定の
デ−タをラッチし，これによりいずれか１つのアドレス
デコ−ダをアクティブとすることにより，そのアドレス
デコ−ダを介して周辺素子へイネ−ブル信号を与えるよ
うに構成したＣＰＵ周辺素子拡張のためデコ−ド装置に
関するものであるから，プログラム等でラッチするデ−
タのビット数分デコ−ダを増設でき，この分，ＣＰＵに
接続する周辺素子の数を増大させることができるという
優れた効果を有する。
のアドレスデコ−ダに対してラッチ回路を介して特定の
デ−タをラッチし，これによりいずれか１つのアドレス
デコ−ダをアクティブとすることにより，そのアドレス
デコ−ダを介して周辺素子へイネ−ブル信号を与えるよ
うに構成したＣＰＵ周辺素子拡張のためデコ−ド装置に
関するものであるから，プログラム等でラッチするデ−
タのビット数分デコ−ダを増設でき，この分，ＣＰＵに
接続する周辺素子の数を増大させることができるという
優れた効果を有する。
【図１】本発明の一実施例を示す接続図である。
１０：マイクロコンピュ−タ等のコンピュ−タ（ＣＰＵ
） ２０：ラッチ回路
） ２０：ラッチ回路
Claims (1)
- 【請求項１】 アドレスバス，デ−タバス及び書き込
み，読み込み信号などのコントロ−ルバスを有するマイ
クロコンピュ−タ等のコンピュ−タ（以下ＣＰＵという
）とそのデ−タを書き込み信号によりラッチするための
ラッチ回路及びラッチしたデ−タによりＣＰＵ周辺素子
へのイネ−ブル信号を選択する複数個のアドレスデコ−
ド回路を有し，上記ラッチ回路で保持するデ−タ線の内
１線のみを他の信号線と異なる状態とするようにしたこ
とを特徴とするコンピュ−タの周辺素子拡張のためのデ
コ−ド装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029181A JPH04245559A (ja) | 1991-01-31 | 1991-01-31 | コンピュ−タの周辺素子拡張のためのデコ−ド装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029181A JPH04245559A (ja) | 1991-01-31 | 1991-01-31 | コンピュ−タの周辺素子拡張のためのデコ−ド装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245559A true JPH04245559A (ja) | 1992-09-02 |
Family
ID=12269045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029181A Pending JPH04245559A (ja) | 1991-01-31 | 1991-01-31 | コンピュ−タの周辺素子拡張のためのデコ−ド装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245559A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966729A (ja) * | 1982-10-09 | 1984-04-16 | Canon Inc | 入出力装置のアクセス方式 |
-
1991
- 1991-01-31 JP JP3029181A patent/JPH04245559A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966729A (ja) * | 1982-10-09 | 1984-04-16 | Canon Inc | 入出力装置のアクセス方式 |
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