JPH04246738A - マイクロコンピュータのテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に係り、特にそのテストを行うためのマイクロコンピュ
ータのテスト回路に関する。

【０００２】

【従来の技術】従来より、製造したマイクロコンピュー
タ（以下、「マイコン」と称する）を市場に出荷する際
には、不良品が混入するのを防ぐために、マイコンが正
常に動作するか否かをＬＳＩ（大規模集積回路）テスタ
と称される検査システムを使用して、マイコンに入力デ
ータを与え、正常なマイコンが出力するであろう期待値
データと検査対象マイコンを動作させた場合の実際の出
力結果とを照合して、良品か否かの判定を行っている。 なお、このようなテストにおける入力データや期待値デ
ータは一般にテストパターンと称している。

【０００３】このような場合のマイコンの周辺回路のテ
スト方法の一つとして、中央処理装置を通さずに直接特
定のポートを介して周辺機器に内蔵されたレジスタのア
ドレスとそのレジスタに書き込むデータとを与えること
により、周辺回路を動作させてテストする方法がある。

【０００４】ここでは、１６ビットタイマを周辺回路の
例として従来のテスト方法について説明する。

【０００５】従来の周辺テスト回路は、図５に示すよう
に構成されている。

【０００６】ポート１は外部から与えられたアドレスを
入力バッファ６に与え、出力バッファ７の出力を外部に
出力する。ポート２は外部から与えられたデータを入力
バッファ８に与え、出力バッファ９の出力を外部に出力
する。書き込み信号（以下、「ＷＲ信号」と称する）３
は、論理積ゲート（以下、「ＡＮＤ」と称する）２４、
２５、２６、３８と入力バッファ８に入力される。読み
出し信号（以下、「ＲＤ信号」と称する）４は、ＡＮＤ
２３と論理和ゲート（以下、「ＯＲ」と称する）２７と
出力バッファ９に入力される。

【０００７】入力バッファ６は、ポート１から与えられ
るアドレスを受け、ＯＲ２７の出力がハイレベル（以下
、「“Ｈ”」とする）のとき、アドレスバス１０に前記
アドレスを出力する。出力バッファ７にはアドレスバス
１０のデータが入力され、出力バッファ７は、インバー
タ（以下、「ＩＮＶ」と称する）２８の出力が“Ｈ”の
ときポート１へデータを出力する。

【０００８】入力バッファ８は、ポート２から与えられ
るデータを受け、ＷＲ信号３が“Ｈ”のときデータバス
１１に前記データを出力する。出力バッファ９にはデー
タバス１１のデータが入力され、出力バッファ９は、Ｒ
Ｄ信号４が“Ｈ”のときポート２へデータを出力する。

【０００９】アドレスデコーダ１２はアドレスバス１０
のアドレスをデコードし、入力されたアドレスがレジス
タ１３を指すときは、デコード信号２１を“Ｈ”とし、
コンペアレジスタ１５を指すときは、デコード信号２２
を“Ｈ”とする。また、コンペアレジスタ１６を指すと
きは、デコード信号２０を“Ｈ”とし、一致フラグ１８
を指すときは、デコード信号１９を“Ｈ”とする。

【００１０】モードレジスタ１３にはデータバス１１の
データが入力され、モードレジスタ１３は、ＡＮＤ２４
の出力が“Ｈ”のとき、入力データをラッチして、カウ
ンタ１４へ出力する。

【００１１】カウンタ１４にはモードレジスタ１３の出
力が入力され、カウンタ１４は、モードレジスタ１３が
例えば“Ｈ”を出力するとカウント動作を開始する。

【００１２】コンペアレジスタ１５は、ＡＮＤ２５が“
Ｈ”を出力するときにデータバス１１のデータをラッチ
し、カウンタ１４の下位８ビットの値がラッチしたデー
タと一致したときにＡＮＤ１７へ“Ｈ”を出力する。

【００１３】コンペアレジスタ１６は、ＡＮＤ２６の出
力が“Ｈ”のときにデータバス１１のデータをラッチし
、カウンタ１４の上位８ビットの値がラッチしたデータ
と一致したときにＡＮＤ１７へ“Ｈ”を出力する。

【００１４】ＡＮＤ１７には、コンペアレジスタ１５及
び１６の出力が与えられ、ＡＮＤ１７の出力は、一致フ
ラグ１８へ与えられる。

【００１５】一致フラグ１８は、ＡＮＤ１７の出力が“
Ｈ”のときは“Ｈ”をラッチし、ＡＮＤ２３の出力が“
Ｈ”のときにラッチした内容をデータバス１１へ出力す
る。また、一致フラグ１８は、ＡＮＤ３８の出力が“Ｈ
”のとき、データバス１１のデータをラッチする。

【００１６】ＡＮＤ２４には、デコード信号２１とＷＲ
信号３とが与えられ、ＡＮＤ２４の出力は、モードレジ
スタ１３へ与えられる。ＡＮＤ２５には、デコード信号
２２とＷＲ信号３とが与えられ、ＡＮＤ２５の出力は、
コンペアレジスタ１５へ与えられる。ＡＮＤ２６には、
デコード信号２０とＷＲ信号３とが与えられ、ＡＮＤ２
６の出力は、コンペアレジスタ１６へ与えられる。ＡＮ
Ｄ２３には、ＲＤ信号４とデコード信号１９とが与えら
れ、ＡＮＤ２３の出力は、一致フラグ１８へ与えられる
。ＡＮＤ３８には、ＷＲ信号３とデコード信号１９とが
与えられ、ＡＮＤ３８の出力は、一致フラグ１８へ与え
られる。ＯＲ２７には、ＲＤ信号３とＷＲ信号４とが与
えられ、ＯＲ２７の出力は、入力バッファ６とＩＮＶ２
８とへ与えられる。ＩＮＶ２８は、ＯＲ２７の出力を受
けて、それを反転して出力バッファ７へ出力する。

【００１７】ここで、図６のタイミングチャートを参照
しながら図５に示した従来の回路の動作について説明す
る。

【００１８】まず、ポート１にコンペアレジスタ１５の
アドレスを与え、ポート２にコンペアレジスタ１５に書
き込むべきデータを与える。ここで、ＷＲ信号３を“Ｈ
”にすると、入力バッファ８はポート２のデータをデー
タバス１１に出力する。また、ＯＲ２７の出力は“Ｈ”
となり、ＩＮＶ２８の出力はローレベル（以下、「“Ｌ
”」と称する）となる。そのため、出力バッファ７は禁
止状態、入力バッファ６は許可状態となり、ポート１の
アドレスがアドレスバス１０へ出力される。

【００１９】アドレスデコーダ１２は、アドレスバス１
０からコンペアレジスタ１５のアドレスをデコードし、
デコード信号２２を“Ｈ”とする。

【００２０】ＡＮＤ２５は、ＷＲ信号３及びデコード信
号２２が共に“Ｈ”を出力しているので、“Ｈ”を出力
し、コンペアレジスタ１５はデータバス１１上のデータ
をラッチする。

【００２１】このコンペアレジスタ１５への書き込みと
ほぼ同様にしてコンペアレジスタ１６への書き込みが行
われる。

【００２２】次に、上述と同様にして、モードレジスタ
１３に“Ｈ”を書き込み、カウンタ１４を動作させる。

【００２３】一定時間経過後に、ポート１に一致フラグ
１８のアドレスを与え、ＲＤ信号４を“Ｈ”にする。

【００２４】ＯＲ２７の出力が“Ｈ”となり、入力バッ
ファ６は、ポート１のアドレスをアドレスバス１０へ出
力する。

【００２５】アドレスデコーダ１２は、デコード信号１
９を“Ｈ”にするので、ＡＮＤ２３は“Ｈ”を出力し、
一致フラグ１８はデータバス１１へデータを出力する。

【００２６】ＷＲ信号４は、“Ｈ”であるので、出力バ
ッファ９は許可状態となり、ポート２へデータバス１１
のデータを出力する。

【００２７】以上のようにして、カウンタ１４を動作さ
せ、一致フラグ１８の値を読み出し、一致フラグ１８が
“Ｈ”に変化したことを確認することで、カウンタ１４
がカウントアップすること、及びカウント値がコンペア
レジスタ１５、１６と一致し、一致信号がでることで良
品を判定していた。

【００２８】

【発明が解決しようとする課題】このように従来のテス
ト回路では、周辺回路の動作の最終結果のみをマイコン
の外部に読み出すことにより、良品か不良品かの判定を
行っており、周辺回路の動作を常にモニタしていないた
め、不良品の検出率が低いという欠点がある。また、不
良品の検出率を高めようとした場合には、動作条件設定
を複数回行い、異なる動作条件についての周辺回路の動
作の最終結果を複数回マイコンの外部に読み出す必要が
あるため、テストパターンが長大化して、テスト時間の
増大をもたらし、テストコストが上昇するという欠点が
ある。

【００２９】本発明はかかる問題点に鑑みてなされたも
のであって、少ないテストパターンにより不良検出率を
向上し得るようにして、テストパターンの作成コストの
低減、テスト時間の短縮等テストコストを低減させるこ
とを可能とするマイコンのテスト回路を提供することを
目的とする。

【００３０】

【課題を解決するための手段】本発明に係るマイコンの
テスト回路は、複数の入力及び出力端子並びに周辺機能
ブロックを備え、前記複数の入力及び出力端子のうちの
所定の端子から、アドレス指定信号、リード及びライト
信号を入力することにより、前記周辺機能ブロックをア
クセスするテストモードを有するマイコンにおいて、前
記テストモード時に、前記リード及びライト信号がイン
アクティブであることを検知して検知信号を発生する手
段と、前記検知信号により、前記周辺機能ブロックの内
部動作状態を示す情報を前記複数の入力及び出力端子の
うちの所定の端子に読み出す手段とを具備することを特
徴とする。

【００３１】

【作用】本発明のマイコンのテスト回路においては、マ
イコンの内部バスに例えばカウンタの出力のような内部
周辺回路の動作の制御信号等の情報を出力できるように
して、ポートから動作中の周辺回路の情報を連続的に読
み出せるようにしたので、マイコンの外から得ることの
できる周辺回路の情報量が増加し、テストパターン数が
少なくとも検出率を上げることができる。

【００３２】

【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。

【００３３】図１は、本発明の第１の実施例に係るマイ
コンのテスト回路の構成を示し、図２はそのタイミング
チャートである。

【００３４】出力バッファ３０には、カウンタ１４の下
位８ビットが入力され、出力バッファ３０は、テストモ
ード信号５が“Ｈ”のときに、出力をデータバス１１へ
与える。出力バッファ３１には、カウンタ１４の上位８
ビットが入力され、出力バッファ３１は、テストモード
信号５が“Ｈ”のときに、出力をアドレスバス１０へ与
える。ＯＲ２９には、テストモード信号５とＲＤ信号４
とが与えられ、ＯＲ２９の出力は、出力バッファ９へ与
えられる。

【００３５】出力バッファ９には、データバス１１の値
が入力され、出力バッファ９は、ＯＲ２９の出力が“Ｈ
”のときに、ポート２へデータを出力する。

【００３６】なお、この実施例では、図５の場合と同様
に、一例として１６ビットタイマのカウンタの出力を読
み出す場合について説明する。

【００３７】まず、図５の例と同様にして、カウンタ１
４を動作させる。

【００３８】その後、テストモード信号５を“Ｈ”にす
ると、ＯＲ２９の出力は“Ｈ”となる。

【００３９】また、出力バッファ３０及び３１は許可状
態となり、夫々、データバス１１及びアドレスバス１２
へカウンタ１４の下位８ビット及び上位８ビットを出力
する。

【００４０】出力バッファ９は、ＯＲ２９の出力が“Ｈ
”であるので許可状態となり、ポート２へデータを出力
する。

【００４１】また、出力バッファ７は、ＯＲ２７の出力
が“Ｌ”でＩＮＶ２８の出力が“Ｈ”であるので、許可
状態となり、ポート１へデータを出力する。

【００４２】以上のようにして、レジスタ等のリード、
ライト以外の期間にカウンタ１４の動作を連続してテス
トパターンとの照合をすることができる。

【００４３】図３は、本発明の第２の実施例に係るマイ
コンのテスト回路の構成を示し、図４はそのタイミング
チャートである。

【００４４】この第２の実施例では、テストパターンと
の照合を行う内部情報にアドレスを割り付け、そのアド
レスを指定することにより、２５６通りの内部情報に対
してテストパターンとの照合ができるように構成してい
る。

【００４５】アドレスデコーダ３９は、アドレスバス１
０から、アドレスが入力され、入力されたアドレスが、
レジスタ１３を指すときはデコード信号２１を“Ｈ”と
し、コンペアレジスタ１５を指すときはデコード信号２
２を“Ｈ”とし、コンペアレジスタ１６を指すときはデ
コード信号２０を“Ｈ”とし、一致フラグ１８を指すと
きはデコード信号３２を“Ｈ”とし、出力バッファ３０
を指すときはデコード信号３２を“Ｈ”とし、出力バッ
ファ３１を指すときはデコード信号３３を“Ｈ”とする
。

【００４６】ＡＮＤ３４には、デコード信号３２とテス
トモード信号５とが与えられ、ＡＮＤ３４の出力は、出
力バッファ３０の制御信号となる。

【００４７】ＡＮＤ３５には、デコード信号３３とテス
トモード信号５とが与えられ、ＡＮＤ３５の出力は、出
力バッファ３１の制御信号となる。

【００４８】出力バッファ３０には、カウンタ１４の下
位８ビットが入力され、出力バッファ３０は、ＡＮＤ３
４の出力が“Ｈ”のときに、出力をデータバス１１へ与
える。

【００４９】出力バッファ３１には、カウンタ１４の上
位８ビットが入力され、出力バッファ３１は、ＡＮＤ３
５の出力が“Ｈ”のときに、出力をデータバス１１へ与
える。

【００５０】ＯＲ３６には、ＷＲ信号３とＲＤ信号４と
テストモード信号５とが与えられ、ＯＲ３６の出力は、
入力バッファ６とＩＮＶ３７とへ与えられる。

【００５１】入力バッファ６には、ポート１から入力さ
れるアドレスが与えられ、入力バッファ６は、ＯＲ３６
の出力が“Ｈ”のときに、アドレスバス１０へアドレス
を出力する。

【００５２】出力バッファ７には、アドレスバス１０上
のデータが与えられ、出力バッファ７は、ＩＮＶ３７の
出力が“Ｈ”のときに、ポート１にアドレスバス１０上
のデータを出力する。

【００５３】この実施例では、一例として、レジスタ１
４の上位８ビットと下位８ビットの出力にアドレスを割
り付け、テストパターンとの照合を行う場合について説
明する。

【００５４】図５の従来の場合と同様にして、コンペア
レジスタ１５、１６にデータを書き込む。次に、やはり
図５の従来の場合と同様にして、レジスタ１３にデータ
を書き込みカウンタ１４を動作させる。

【００５５】その後、テストパターンとの照合をする場
所（例えば、カウンタ１４の下位８ビット）に割り付け
られたアドレスをポート１に与える。

【００５６】テストモード信号５を“Ｈ”にすると、Ｏ
Ｒ３６の出力は“Ｈ”となり、入力バッファ６はポート
１のアドレスをアドレスバス１０に出力する。

【００５７】アドレスデコーダ３９にはアドレスバス１
０上のアドレスが入力され、アドレスデコーダ３９は、
デコード信号３２を“Ｈ”にする。

【００５８】ＡＮＤ３４は、テストモード信号５とデコ
ード信号３２が“Ｈ”であるので、出力が“Ｈ”となる
。

【００５９】出力バッファ３０は、ＡＮＤ３４の出力が
“Ｈ”であるのでカウンタ１４の下位８ビットをデータ
バス１１へ出力する。

【００６０】また、ＯＲ２９は、テストモード信号５が
“Ｈ”であるので、出力が“Ｈ”となり、出力バッファ
９は、ＯＲ２９の出力が“Ｈ”になるので、データバス
１１のデータをポート２へ出力する。

【００６１】以後、先に述べた第１の実施例の場合とほ
ぼ同様にしてテストを行う。

【００６２】上述のようにして、カウンタ１４の下位８
ビットを連続的にテストパターンと照合することができ
る。また、ポート１に与えるアドレスを、例えばカウン
タ１４の上８ビットに割り付けられたアドレスとし、下
位８ビットのときと同様にすると、上位８ビットの動作
についてテストパターンとの照合を連続的に行うことが
できる。このようにして、アドレスを変えることにより
、夫々アドレスの割り付けられた場所のテストパターン
との照合を連続的に行うことができる。

【００６３】上述のように、マイコンの内部バスに内部
動作の制御信号等を出力できるようにして、ポートから
内部の情報を連続的に読み出せるようにしたので、動作
中の周辺回路の情報をマイコンの外部に読み出すことが
でき、周辺回路の情報量が増加する。従って、テストパ
ターン数が少なくとも不良品検出率を上げることができ
るので、テストパターンの作成コストの低減、及びテス
ト時間の短縮等のテストコストを低減させることができ
る。

【００６４】

【発明の効果】以上述べたように、本発明によれば、マ
イコンの内部バスに例えばカウンタの出力のような内部
周辺回路の動作の制御信号等の情報を出力できるように
して、ポートから動作中の周辺回路の情報を連続的に読
み出せるようにしたので、マイコンの外から得ることの
できる周辺回路の情報量が増加し、少ないテストパター
ンにより不良検出率を向上することができ、テストパタ
ーンの作成コストの低減、テスト時間の短縮等テストコ
ストを低減させることを可能とするマイコンのテスト回
路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマイクロコンピュ
ータのテスト回路の構成を示すブロック図である。

【図２】図１の実施例の動作を説明するためのタイミン
グ図である。

【図３】本発明の第２の実施例に係るマイクロコンピュ
ータのテスト回路の構成を示すブロック図である。

【図４】図３の実施例の動作を説明するためのタイミン
グ図である。

【図５】従来のマイクロコンピュータのテスト回路の構
成を示すブロック図である。

【図６】図５の回路の動作を説明するためのタイミング
図である。

【符号の説明】

６，８；入力バッファ ７，９，３０，３１；出力バッファ １０；アドレスバス １１；データバス １２，３９；アドレスデコーダ １３；レジスタ １４；カウンタ １５，１６；コンペアレジスタ １７，２３〜２６，３４，３５，３８；ＡＮＤ１８；一
致フラグ １９，２０〜２２，３２，３３；デコード信号２７，２
９，３６；ＯＲ ２８，３７；ＩＮＶ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の入力及び出力端子並びに周辺機
   能ブロックを備え、前記複数の入力及び出力端子のうち
   の所定の端子から、アドレス指定信号、リード及びライ
   ト信号を入力することにより、前記周辺機能ブロックを
   アクセスするテストモードを有するマイクロコンピュー
   タにおいて、前記テストモード時に、前記リード及びラ
   イト信号がインアクティブであることを検知して検知信
   号を発生する手段と、前記検知信号により、前記周辺機
   能ブロックの内部動作状態を示す情報を前記複数の入力
   及び出力端子のうちの所定の端子に読み出す手段とを具
   備することを特徴とするマイクロコンピュータのテスト
   回路。