JPH11250700A - メモリ混載半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 少ないテスト用端子で大規模メモリマクロの
効率的なテストを可能としたテスト回路を内蔵したメモ
リ混載半導体集積回路を提供する。 【解決手段】 メモリマクロ１１がロジック部１２と共
に混載され、メモリマクロ１１をテストするために、テ
スト用入力端子１７に供給されるコード化されたテスト
用入力信号をデコードしてメモリマクロ１１をロジック
部１２を介さずテスト動作させるテスト回路２０を備え
た。テスト回路２０は、入力信号のうちコード化されて
いるメモリ制御信号をデコードし、このメモリ制御信号
とコード化されていないアドレス信号及びデータ信号に
よりメモリマクロ１１を選択的にダイレクトアクセスし
てテスト動作させる信号発生回路１６と、テスト用入力
信号のうちコード化されているメモリマクロ活性化信号
及びメモリマクロ選択信号をデコードして信号発生回路
１６を選択的に活性化する制御回路１５を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリマクロを
ロジック部と共に１つのチップに混載してなる半導体集
積回路に係り、特にメモリマクロのテストを行うテスト
回路を内蔵したメモリ混載半導体集積回路に関する。

【０００２】

【従来の技術】近年、ＡＳＩＣやマイクロプロセッサ等
に大規模メモリマクロを混載した半導体集積回路（ＬＳ
Ｉ）が種々提案されている。この種のメモリ混載ＬＳＩ
において、メモリマクロの通常動作は、ロジック部から
の信号により制御され、例えばロジック部から読み出し
命令が出されると、メモリマクロは選択されたアドレス
のデータをロジック部に出力する。同様に、ロジック部
から書き込み命令が入力されると、命令と同時に入力さ
れるデータが選択されたメモリマクロのアドレスに書き
込まれる。

【０００３】この種のメモリ混載ＬＳＩにおいて、メモ
リマクロのテストを行うには、二つの方法がある。一つ
は、専用のテスト回路を設けることなく、ロジック部を
介してメモりマクロを動作制御してテストを行う方式で
あり、もう一つは専用のテスト回路を内蔵し、テスト用
入出力端子を設けて、ロジック部とは無関係にテストを
行う方式である。前者は、大規模メモリマクロではベク
タ長が長くなることから、実用的ではなく、一般には後
者のテスト方式が用いられる。

【０００４】混載メモリのテスト回路は、ロジック部と
の間の通常動作信号と、テスト用入出力端子からのテス
ト信号とをテストモード信号により切り替えるマルチプ
レクサを主体として構成される。テスト用入出力端子と
しては、通常のメモリ動作におけると同様にアドレス信
号、データ信号その他の制御信号を入出力する端子が設
けられ、ダイレクトアクセスと呼ばれる方式でテストが
行われる。このダイレクトアクセス方式では、テスト信
号として、メモリマクロが仕様上定義される全ての信号
が必要である。

【０００５】

【発明が解決しようとする課題】上述した従来の混載メ
モリのテスト回路方式は、通常の汎用メモリと同様のテ
ストができるという利点がある反面、メモリマクロの信
号が増えるとテスト信号も増えることになり、テストバ
ス幅の増大によるチップサイズへの影響、あるいは少数
ピンＡＳＩＣへの不適合等が問題になる。また、近年の
技術開発により混載されるメモリ容量は益々大きくなっ
てきていることから、出荷試験でもコスト低減のため同
時に多数個を試験する必要があるが、そのような試験に
用いられるプローブカードを作製できない、或いは同時
測定のメモリ個数を減らさなければならない、といた問
題がある。

【０００６】この発明は、上記事情を考慮してなされた
もので、少ないテスト用端子で大規模メモリマクロのテ
ストを可能とし、メモリ容量やデータのビット構成が変
わった場合にも効率的なテストを行うことを可能とし
て、ＡＳＩＣの多品種開発や量産を容易にするようなテ
スト回路を内蔵したメモリ混載半導体集積回路を提供す
ることを目的とする

【０００７】

【課題を解決するための手段】この発明に係るメモリ混
載半導体集積回路は、ロジック部と共に混載されたメモ
リマクロと、このメモリマクロをテストするためのテス
ト用入力信号がコード化されて入力されるテスト用入力
端子と、前記メモリマクロのテスト動作により得られる
出力信号が取り出されるテスト用出力端子と、前記テス
ト用入力端子に供給されるコード化されたテスト用入力
信号をデコードして前記メモリマクロを前記ロジック部
を介さずテスト動作させるテスト回路と、を備えたこと
を特徴とする。

【０００８】この発明に係るメモリ混載半導体集積回路
はまた、ロジック部と共に混載された複数のメモリマク
ロと、これらのメモリマクロをテストするためのテスト
用入力信号が部分的にコード化されて入力され、各メモ
リマクロで共有されるテスト用入力端子と、前記各メモ
リマクロのテスト動作により得られる出力信号が取り出
され、各メモリマクロで共有されるテスト用出力端子
と、前記テスト用入力端子に供給されるコード化された
テスト用入力信号をデコードして前記各メモリマクロを
前記ロジック部を介さずテスト動作させる、各メモリマ
クロ毎に設けられたテスト回路と、を備えたことを特徴
とする。

【０００９】この発明におけるテスト回路は、例えば、
テスト用入力端子に供給されるテスト用入力信号のうち
コード化されているメモリ制御信号をデコードし、この
デコードされたメモリ制御信号とコード化されていない
アドレス信号及びデータ信号により前記メモリマクロを
選択的にダイレクトアクセスしてテスト動作させる信号
発生回路と、前記テスト用入力端子に供給されるテスト
用入力信号のうちコード化されているメモリマクロ活性
化信号及びメモリマクロ選択信号をデコードして前記信
号発生回路を選択的に活性化する制御回路とを備えて構
成される。

【００１０】テスト回路における制御回路は、例えば、
メモリマクロ活性化信号をデコードする制御用主デコー
ダと、メモリマクロ選択信号をデコードする選択デコー
ダと、これらの制御用主デコーダ及び選択デコーダの出
力により制御されて前記メモりマクロのテスト動作を可
能とするテストイネーブル信号を出すラッチ回路とを備
えて構成される。

【００１１】またテスト回路の制御回路は、更に好まし
くは、制御用主デコーダから出力されるパスワード信号
及びクリア信号により前記メモリマクロのテストモード
制御を行うテスト動作判定回路を備える。

【００１２】更に、テスト回路の信号発生回路は、好ま
しくは、テスト用入力端子に供給されるテスト用入力信
号を受信してこのテスト用入力信号のうちコード化され
ていないアドレス信号及びデータ信号をそのまま前記メ
モりマクロに転送するレシーバ回路と、このレシーバ回
路で受信したテスト用入力信号のうちコード化されてい
るメモリ制御信号をデコードして前記メモリマクロに転
送するコマンドデコーダ回路と、このコマンドデコーダ
回路の出力により制御されて前記メモリマクロのテスト
動作をバイト単位で制御するバイト制御回路とを備えて
構成される。

【００１３】この発明においては、混載メモリマクロを
テストするために、ロジック部を介さずにメモリマクロ
をダイレクトアクセスする専用のテスト回路が設けられ
る。この場合、外部のテスト用入力端子へのテスト用入
力信号は、テスト仕様に応じてコード化して与えるもの
とし、具体的には少なくともメモリマクロのアドレス信
号及びデータ信号を除く他の各種制御信号をコード化し
て与えるものとして、テスト回路にはその各種制御信号
をデコードするデコーダを内蔵する。これにより、テス
ト用入力端子の数を少ないものとすることができる。

【００１４】この発明において、混載するメモリマクロ
が複数個の場合には、テスト回路は各メモリマクロにそ
れぞれ対応して設けられる。この様にすれば、テスト回
路部分をひとかたまりとして回路及びレイアウト設計を
行うことにより、搭載するメモリマクロの数を変更する
場合の設計変更が極めて簡単になるという利点が得られ
る。テスト回路の規模は小さいもので済むから、メモリ
マクロ毎に設けるようにしても、ＬＳＩのチップサイズ
増大への影響は小さい。

【００１５】またテスト回路を、コード化されているメ
モリ制御信号をデコードし、このデコードされたメモリ
制御信号とコード化されていないアドレス及びデータ信
号によりメモリマクロを選択的にダイレクトアクセスす
る信号発生回路と、コード化されているメモリマクロ活
性化信号及びメモリマクロ選択信号をデコードして信号
発生回路を選択的に活性化する制御回路とから構成する
ことにより、テスト端子数を少なくしたダイレクトアク
セス方式で自由度の高いメモリマクロのテストが可能に
なる。

【００１６】更にこの発明において、テスト回路の制御
回路内に、制御用主デコーダから出力されるパスワード
信号及びクリア信号によりメモリマクロのテストモード
制御を行うテスト動作判定回路を備えることによって、
電源投入後に予め決められたパスワード・コードを入力
しないと動作しないという制御ができ、通常の動作状態
においての誤動作を防止することができる。更に、テス
ト動作判定回路が非選択の場合には、メモリマクロを動
作させないというノーオペレーション（ＮＯＰ）モード
とすることが可能となる。

【００１７】更にまたこの発明において、テスト回路の
信号発生回路内に、メモリマクロのテスト動作をバイト
単位で制御するバイト制御回路を設けることにより、バ
イト単位でのテスト動作が可能となる。通常混載メモリ
には、多ビット幅でかつバイト単位で書き込みを禁止す
るマスク機能があり、この多ビット対応としてテスト時
はテスト可能なビット幅までマルチプレクスするのが一
般的である。これに対してこの発明では、バイト制御回
路を備えることにより、バイト単位でメモリマクロのデ
ータ入出力を制御することが可能になる。これにより、
読み出しデータについては、データのバス幅を減らした
効率的な読出動作テストが可能になる。また、書き込み
時には共通の書き込みデータ線とマスク機能を有効ある
いは無効にするためのマスク信号をバイト選択信号で制
御することにより、１バイト或いは数バイト単位の任意
ビット幅での書き込み動作テストを行うことができる。

【００１８】

【発明の実施の形態】以下、図面を参照しながらこの発
明の実施例を詳細に説明する。図１は、一実施例のメモ
リ混載ＬＳＩチップ１の概念的なレイアウトを示してい
る。ＬＳＩチップ１にはロジック部１２と共に、この実
施例では二つのメモリマクロ１１（１１ａ，１１ｂ）が
搭載されている。メモリマクロ１１は例えばＤＲＡＭで
ある。

【００１９】各メモリマクロ１１にそれぞれ対応して、
同じ構成のテスト回路２０（２０ａ，２０ｂ）が設けら
れている。ＬＳＩチップ１には、二つのテスト回路２０
で共用される、テスト用入力信号ＴＥＳＴＩＮを入力す
る複数本のテスト用入力端子１７と、テスト出力信号Ｔ
ＥＳＴＯＵＴを取り出す複数本のテスト用出力端子１８
が設けられている。二つのテスト回路２０は、入出力端
子を共有していずれか一方のメモリマクロ１１をテスト
するために、後述するように選択デコーダを内蔵して、
いずれか一方のみが活性化される。

【００２０】チップ外部からのテスト用入力信号ＴＥＳ
ＴＩＮは、図３に示すように、メモリマクロ１１のテス
トモードを制御するテストモード信号ＴＭと、制御回路
１５および信号発生回路１６を制御するためのテスト制
御信号Ｓ１〜Ｓｎを含む。ここでテスト制御信号Ｓ１〜
Ｓｎは、具体的にはいずれか一つのメモリマクロ１１を
選択的に活性化するための信号（メモリマクロ選択信
号、メモリマクロ活性化信号等）、メモリマクロ１１の
通常動作に用いられるアドレス信号、データ信号、その
他の各種メモリ制御信号（リードイネーブル信号、ライ
トイネーブル信号、プリチャージ信号、アドレスストロ
ーブ信号、基準信号等）を含む。この実施例において重
要なことは、これらのテスト制御信号Ｓ１〜Ｓｎのう
ち、メモリマクロ１１のアドレス信号及びデータ信号は
そのままダイレクトにメモりマクロ１１に与えられ、そ
れ以外の制御信号はコード化されて与えられるようにし
ていることである。

【００２１】これにより、メモリマクロ１１をダイレク
トアクセス可能としながら、テスト用入力端子１７の本
数を、従来のダイレクトアクセス方式によるテストを行
う場合に比べて、大幅に少ないものとしている。具体的
には、アドレス信号及びデータ信号を除くテスト用入力
信号のコード化により、従来１０本程度必要であったテ
スト用入力端子の数を５本程度と約半分にすることがで
きる。

【００２２】テスト回路２０は、メモリマクロ１１のテ
スト時にチップ外部からのテスト用入力信号ＴＥＳＴＩ
Ｎを受けるレシーバ回路１４（１４ａ，１４ｂ）と、こ
のレシーバ回路１４からの出力信号ＳＣＭＤで動作し、
メモリマクロ１１単位でのテスト回路２０を制御する制
御回路１５（１５ａ，１５ｂ）と、この制御回路１５お
よびレシーバ回路１４からの出力信号で動作し、メモリ
マクロ１１がロジック部１２との入出力を行うための信
号と同意義の信号（即ちアドレス信号、データ信号及び
メモリ制御信号）を発生する信号発生回路１６（１６
ａ，１６ｂ）と、メモリマクロ１１からのテスト出力デ
ータ信号ＱＭＣをチップ外部に転送するためのドライバ
回路１３（１３ａ，１３ｂ）とを備えている。

【００２３】この実施例において、メモリマクロ１１に
それぞれ対応して同じ構成のテスト回路２０を設けてい
るのは、主として設計上の便宜のためである。設計思想
としては、複数のメモリマクロ１１に対して一つのテス
ト回路２０を設けることも考えられる。しかしこの場合
には、搭載するメモリマクロの数を変更する場合にテス
ト回路の設計変更が必要になる。これに対して、テスト
回路２０をひと固まりの回路及びレイアウトとして設計
しておき、メモリマクロの数を増やす場合には同じテス
ト回路をそのまま転写するようにすれば、簡単にＬＳＩ
の設計変更が可能となる。

【００２４】図２は、混載されるメモリマクロ１１の概
念構成を示している。図示のようにメモりマクロ１１
は、メモリセルアレイ２０１、カラムデコーダ／センス
アンプ２０２、ロウデコーダ２０３、プリデコーダ／制
御回路２０４及びデータバッファ２０５を含むコア回路
２１と、ロジック部１２との間で信号入出力を行う入出
力バッファ２２を有する。更にメモりマクロ１１は、図
１に示すテスト回路２０と本来の入出力回路２２との間
でテスト信号の授受を行うためのテスト信号入出力回路
２３を有する。この混載メモリマクロ１１は、通常の汎
用メモリに比べてデータのビット幅が広く、例えば１２
８ビット或いは２５６ビット程度に設定される。

【００２５】図３は、テスト回路２０におけるレシーバ
回路１４の具体的な回路例を示している。レシーバ回路
１４は、図示のように、テストモード信号ＴＭその他の
テスト制御信号Ｓ１〜Ｓｎが入力されるバッファ回路３
１、３２（３２1 〜３２ｎ）と、バッファ回路３１に得
られるテストモード信号ＴＭを一方の入力とし、バッフ
ァ回路３２の出力を他方の入力とするＡＮＤゲート３３
（３３1 〜３３ｎ）とから構成されている。ＡＮＤゲー
ト３３の論理結果として、テストモード時にのみ出力信
号ＳＣＭＤ（ＳＣＭＤ１〜ＳＣＭＤｎ）が得られる。出
力信号ＳＣＭＤは、テストモード信号ＴＭが論理的に
“０”の場合は“０”となり、テストモード信号ＴＭが
論理的に“１”の場合は、入力制御信号Ｓが同論理で信
号ＳＣＭＤとして出力される。

【００２６】この実施例では、テストモード信号ＴＭが
“１”の時にメモリマクロ１１のテストを可能としてい
るが、論理が“０”の時にメモリマクロ１１のテストを
有効する場合はバッファ回路３１を反転バッファ（イン
バータ回路）に変更すればよい。

【００２７】図４は、テスト回路２０におけるドライバ
回路１３の具体的な回路例を示している。制御回路１５
からは後述するようにメモりマクロ１１を選択的にテス
ト可能とするためのテストイネーブル信号ＭＣＥが得ら
れ、テスト時メモリマクロ１１からはテスト出力信号Ｑ
ＭＣ（ＱＭＣ１〜ＱＭＣｍ）が得られる。ドライバ回路
１３はメモリマクロ１１からのテスト出力信号ＱＭＣが
入力される出力バッファ回路４１と、この出力バッファ
回路４１の出力を、テストイネーブル信号ＭＣＥで制御
して取り出すトライステート型バッファ回路４２（４２
1 〜４２ｍ）とから構成される。

【００２８】制御回路１５からのテストイネーブル信号
ＭＣＥが活性の時は、ドライバ回路１３の出力信号ＯＵ
ＴＭＣ（ＯＵＴＭＣ１〜ＯＵＴＭＣｍ）はメモリマクロ
１１からのテスト出力信号ＱＭＣと同論理で出力され、
これが外部に取り出されるテスト出力信号ＴＥＳＴＯＵ
Ｔとなる。テストイネーブル信号ＭＣＥが非活性状態で
は、バッファ回路４２の出力はハイ・インピーダンス状
態となる。

【００２９】図４では、テスト出力信号ＯＵＴＭＣを一
般的にｍビットで示しているが、実際には後述するよう
に、バイト単位（８ビット或いは１６ビット）で出力さ
れる。図１に示したように、各メモリマクロ１１のドラ
イバ回路１３は、ロジック部１２で互いに出力が共通接
続されてテスト出力端子１８に接続されており、出力信
号ＯＵＴＭＣは、外部には１つのメモリマクロ分の出力
信号として出力される。

【００３０】図５は、テスト回路２０における制御回路
１５の具体的回路例を示している。制御回路１５は、レ
シーバ回路１４からの出力信号ＳＣＭＤのうち、信号発
生回路１６に直接送られるメモリマクロ制御用信号を除
く信号のなかから、更にメモりマクロ１１を活性化する
たのメモリマクロ活性化信号、クリア信号、パスワード
信号等のコード化されている信号（図では、ＳＣＭＤ
１，ＳＣＭＤ２の２ビットを例示している）をデコード
する制御用主デコーダ回路５１と、やはりコード化され
ているメモリマクロ選択信号（図では、ＳＣＭＤ３，Ｓ
ＣＭＤ４の２ビットを例示している）をデコードするマ
クロ選択デコーダ５２を有する。

【００３１】メモリマクロ活性化のコマンドが入力され
たとき、制御用主デコーダ５１でデコードされるメモリ
マクロ活性化信号ＭＣは、ＡＮＤゲート５３によりゲー
ト信号ＧＡＴＥ（例えばクロック信号）との積がとら
れ、メモリマクロ１１を選択的に活性化するためのラッ
チ回路５４１，５４２のゲートを有効にする。これらの
ラッチ回路５４１，５４２は、リセットあるいはプリセ
ット機能を合わせ持つトランスペアレントラッチ回路で
ある。

【００３２】メモリマクロ選択信号が入力されたとき、
マクロ選択デコーダ５２でデコーダされる信号Ｅ１，Ｅ
２は、いずれか一方が有効となる相補信号であり、これ
がそれぞれラッチ回路５４１，５４２に入力される。こ
れにより、ラッチ回路５４１，５４２は、いずれか一方
が有効となるテストイネーブル信号ＭＣＥ１，ＭＣＥ２
を出力する。

【００３３】なお、図５ではマクロ選択デコーダ５２の
入力をＳＣＭＤ１，ＳＣＭＤ２として例示しているが、
メモリマクロ１１が二つの場合、デコードされるテスト
イネーブル信号もＭＣＥ１，ＭＣＥ２の二つであり、こ
の例に合わせれば、マクロ選択デコーダ５２の入力は実
際は１ビットである。

【００３４】また制御回路１５には、ラッチ回路５５、
インバータ５６及びＯＲゲート５７からなるテスト動作
判定回路５８を有する。ラッチ回路５５は、セットリセ
ット型であって、これは基本的にメモリマクロ１１の何
も動作しないというノーオペレーション（ＮＯＰ）モー
ドを制御する。即ちメモリマクロ１１からの出力信号
で、メモリマクロ１１が動作可能（例えば電源オン）に
なったことを示すレディ信号ＭＣＲＤＹがラッチ回路５
５のリセット端子に入っており、電源投入により動作可
能になっても、パスワード信号ＰＷＤが入るまでは、リ
セット信号ＲＥＳＥＴが有効（ＲＥＳＥＴ＝“１”）で
あり、その間ラッチ回路５４１，５４２もリセットされ
て、メモリマクロ１１はＮＯＰモードに設定されてい
る。

【００３５】制御用主デコーダ５１がテスト動作開始を
指示するパスワード信号コードをデコーダして、パスワ
ード信号ＰＷＤが有効（ＰＷＤ＝“１”）になると、ラ
ッチ回路５５がセットされて、リセット信号ＲＥＳＥＴ
が解除（ＲＥＳＥＴ＝“０”）される。またテスト動作
停止を指示するリセット信号コマンドが制御用主デコー
ダ５１でデコードされてクリア信号ＣＬＲが有効（ＣＬ
Ｒ＝“１”）になると、これはオフゲート５７を介して
リセット信号ＲＥＳＥＴＴが有効（ＲＥＳＥＴ＝
“１”）となり、テストイネーブル用のラッチ回路５４
１，５４２をリセットし、メモリマクロ１１をＮＯＰモ
ードに設定する。即ちリセット信号ＲＥＳＥＴは、メモ
リマクロ１１からのレディ信号ＭＣＲＤＹが非選択状態
においても有効となり、ラッチ回路５５は、セット端子
Ｓが有効になるまで、リセット信号ＲＥＳＥＴを有効状
態に保持することになる。

【００３６】この実施例のテスト回路２０では高度で柔
軟なメモリマクロテストを可能にするために多くのラッ
チ回路を持っているが、電源投入、ノイズの影響で誤信
号がラッチされる可能性を持っている。上述のバスワー
ド信号ＰＷＤは、この様な誤信号ラッチの防止機能の役
目を持っており、メモリマクロ１１のテスト前に必ずパ
スワード信号ＰＷＤを有効にするコマンドをチップ外部
からの入力信号で供給しなければならない。

【００３７】図５に示した制御回路１５は、二つのメモ
リマクロ１１に対応して二つのラッチ回路５４１，５４
２があり、テストイネーブル信号ＭＣＥ１，ＭＣＥ１の
うちいずれか一方が有効となる。従ってこの一つの制御
回路１５により二つのメモリマクロ１１のテスト制御が
可能である。しかしこの実施例では、図１で説明したよ
うに、二つのメモリマクロ１１にそれぞれ制御回路１５
を設けている。従って、実際の使用に当たっては、図５
に示す二つあるラッチ回路５４１，５４２のうち、各メ
モリマクロ１１に応じて、有効になる一方だけが用いら
れ、もう一方は不使用のままとされる。

【００３８】図６は、テスト回路２０における信号発生
回路１６の具体的回路例を示している。信号発生回路１
６は、レシーバ回路１４からの出力信号ＳＣＭＤと、制
御回路１５からの出力信号であるリセット信号ＲＥＳＥ
Ｔ、テストイネーブル信号ＭＣＥ及びクロック信号ＣＬ
Ｋを入力とするマクロレシーバ回路６１と、このマクロ
レシーバ回路６１で波形整形された信号ＢＳＣＤＭのう
ちコード化されているメモリ制御信号をデコードするた
めのコマンドデコーダ６２と、このコマンドデコーダ６
２の出力信号で制御されるコマンド発生回路６３及びバ
イト制御回路６４とから構成される。マクロレシーバ回
路６１の出力信号は、コード化されているメモリ制御信
号の他、コード化されていない、メモリマクロ１１への
マクロテスト信号としてのアドレス信号ＡＤＲＳおよび
書き込みデータ信号ＤＡＴＡを含み、これらのアドレス
信号及びデータ信号はそのままメモりマクロ１１に転送
される。

【００３９】マクロレシーバ回路６１に供給される信号
のうち、レシーバ１４から直接入るマクロテスト信号Ｓ
ＣＭＤは、メモリマクロ１１をテストするための基幹信
号である。制御回路１５から送られるリセット信号ＲＥ
ＳＥＴ、テストイネーブル信号ＭＣＥは、メモリマクロ
１１をテスト可能な状態にすることを意味する信号であ
る。クロック信号ＣＬＫは同期型動作で必要な基本信号
であり全ての動作はクロック信号に同期して動作する。

【００４０】図７は、マクロレシーバ回路６１の具体回
路例で、クロック信号ＣＬＫ及びマクロテスト信号ＳＣ
ＭＤがそれぞれ入力されるＡＮＤゲート７１，７２と、
リセット信号ＲＥＳＥＴ信号及びテストイネーブル信号
ＭＣＥの組み合わせでＡＮＤゲート７１，７２を制御す
るためのインバータ７４及びＡＮＤゲート７３を有す
る。リセット信号ＲＥＳＥＴは、ここでは正論理として
扱っており、任意の状態で保持された各マクロテスト信
号を初期化する信号として用いられている。ＡＮＤゲー
ト７３の出力は、対応するメモリマクロ１１がテスト可
能でかつ初期化状態ではない時に有効となる。そして、
ＡＮＤゲート７３の出力が有効になることにより、クロ
ック信号ＣＬＫ及びマクロテスト信号ＢＳＣＭＤがそれ
ぞれＡＮＤゲート７１，７２から出力される。ＡＮＤゲ
ート７３の出力が無効の時は論理“０”に固定される。

【００４１】この実施例では、ＮＯＰコマンドは外部テ
スト入力をすべて論理“０”とした時というように定義
することで、テストイネーブル信号ＭＣＥが無効、ある
いはリセット信号ＲＥＳＥＴが有効な場合は、ＮＯＰコ
マンドと等価になる。

【００４２】コマンドデコーダ回路６２は、外部からの
テスト入力信号がマクロレシーバ回路６１で論理合成さ
れたテスト制御信号ＢＳＣＭＤを入力とする簡単なデコ
ーダ回路であり、そのデコード出力信号は、コマンド発
生回路６３およびバイト制御回路６４にそれぞれ入力さ
れる。バイト制御回路６４に入力される信号について
は、バイト単位でメモリマクロ１１のテスト読み出し／
書き込みを制御するための基本制御信号となる。コマン
ド発生回路６３に入力される信号は、リアルタイムで変
化を必要とするマクロテスト信号についてはバッファを
介して、また状態を保持する必要がある信号については
ラッチ回路を介して、メモリ制御信号ＭＣＯＮＴとして
メモリマクロ１１へ供給される。ここでのラッチ回路は
初期化のためのリセット信号ＲＥＳＥＴの機能を満たす
ためリセット機能付きのラッチ回路が必要であり、前述
した制御回路１５中で用いたセットリセット型ラッチ回
路でもよい。コマンド発生回路６３から得られるメモリ
制御信号ＭＣＯＮＴは、具体的には例えば、メモリマク
ロ１１のリードイネーブル信号やライトイネーブル信号
等である。

【００４３】メモリマクロが同期型の場合、各動作はス
テートマシン化されており、種々の動作モードがコマン
ドで表現されている。この実施例で用いられるコードは
この動作体系に準じており、コードによってその動作を
保持するために多くのラッチ回路をコマンド発生回路に
有する。そしてこの実施例では、通常の動作状態におい
ての誤動作を防止するために、テスト回路は電源投入後
に設計時に決められたコードを入力しないと動作しない
という特徴を持たせるとともに、コードを認識するデコ
ーダ回路をセットリセット回路で構成されるテスト動作
判定回路を併せ持つ。これにより、テスト動作判定回路
が非選択の場合は、メモリマクロ１１のコマンドの１つ
である何も動作させないというＮＯＰコマンドを生成す
ることができる。

【００４４】前述のように、混載されるメモリマクロは
ビット幅が広く、１２８ビット或いは２５６ビット程度
になる。しかし、テスト時は汎用メモリと同程度の８ビ
ット或いは１６ビット単位で動作させることが、テスト
用端子の数の制限から要求される。そこでこの実施例で
は、従来のように必要なビット幅までマルチプレクスす
るのではなく、バイト単位でのテストを行うために、図
６に示すようにバイト制御回路６４が設けられている。

【００４５】図８は、このバイト制御回路６４のブロッ
ク構成を示しており、アドレスデコーダ回路８１とアド
レスレジスタ回路８２とから構成されている。アドレス
デコーダ回路８１には、マクロレシーバ回路６１からの
出力信号ＢＳＣＭＤとコマンドデコーダ回路６２からの
デコーダ出力制御信号ＭＬＳＷが入力されて、例えば８
個のデコード出力信号ＢＳＥＬ１〜８が得られる。アド
レスレジスタ回路８２には、アドレスデコーダ回路８１
からのデコード出力信号ＢＳＥＬと、コマンド発生回路
６３からのレジスタ制御信号ＬＤＳＷ，インクリメント
制御信号ＩＮＣ、リセット信号ＲＥＳＥＴ、及びクロッ
ク信号ＢＣＬＫが入力され、これにより例えば８個のバ
イト選択信号ＢＴＤＱ１〜８が出力される。

【００４６】アドレスデコード回路８１は、図９に示す
ように、３ビットの信号ＢＳＣＭＤ１〜３の全ての組み
合わせの一致検出を行うためのワイヤド論理回路９１と
ＡＮＤゲート９２により、８個のデコード出力ＳＤ１〜
８のいずれか一つを有効とする読み出し制御用のデコー
ド部分と、ワイヤド論理回路９３により２ビット信号Ｂ
ＳＣＭＤ１，ＢＳＣＭＤ２の繰り返しで４個ずつ交互に
有効となるようなデコード出力ＭＤ１〜８を得る書き込
み制御用のデコード部分を有する。読み出し時には、出
力データ線を共有しているために１バイト単位でしか読
み出させず、従って１バイト選択のために一つだけ有効
になるデコード出力ＳＤ１〜８を用いる。書き込みは同
時にいくつかのバイトを選択状態にできるので、４個ず
つ有効になるデコード出力ＭＤ１〜８を用いるようにし
ている。これらを制御信号ＭＬＳＷで切り替えるため
に、マルチプレクサ９４が設けられ、バイト選択信号Ｂ
ＳＥＬ１〜８としてデコード出力される。

【００４７】図１０は、図８におけるアドレスレジスタ
８２の構成例であり、リセット機能付き且つマルチプレ
クサ機能付きのフリップフロップ２ＤＦＦ１〜８を８個
接続したシフトレジスタ回路である。各フリップフロッ
プ２ＤＦＦ１〜８には、アドレスデコーダ８１からのデ
コード出力ＢＳＥＬ１〜８がＡＩ端子に、前段からの出
力がＤ端子にそれぞれ入力され、端子ＡＩ，Ｄのいずれ
を内部に転送するかの選択信号ＬＤＳＷにより制御され
て、Ｑ端子にバイト選択信号ＢＴＤＱ１〜８が出力され
るようになっている。また、読み出し制御のときはイン
クリメント制御信号ＩＮＣとクロックＢＣＬＫにより、
データシフト制御がなされる。

【００４８】即ち、図９に示すアドレスデコーダ８１に
おいて、デコード出力ＳＤ１〜８が選択された読み出し
制御時は、８ビットの信号ＢＳＥＬ１〜８のうち一つが
選択状態である。このときはインクリメント制御信号Ｉ
ＮＣが有効になって、クロック信号ＢＣＬＫに同期し
て、８ビットのバイト選択信号ＢＴＤＱ１〜８が順次選
択状態になる。一方、図９に示すアドレスデコーダ８１
において、デコード出力ＭＤ１〜８が選択された書き込
み制御時は、８ビットの信号ＢＳＥＬ１〜８のうち任意
個数（図９の例では４個）が同時に有効になる。このと
き、インクリメント制御信号を非選択状態にすることに
より、８ビットのバイト選択信号ＢＴＤＱ１〜８の任意
個数が選択状態を保持する。

【００４９】以上により、テスト読み出し時には、バイ
ト単位での順次読み出し動作制御が行われる。また、テ
スト書き込み時には、１バイトから数バイト、或いは全
バイトを自在に選択して書き込み動作制御を行うことが
できる。この様なバイト単位でのテスト動作を可能とす
ることにより、テスト入力信号のコード化と相俟って、
少数ピンのＡＳＩＣへの適合も可能になるだけでなく、
メモりマクロの容量やデータのビット構成が変更された
場合にも効率的なテストが可能となり、ＡＳＩＣの多品
種開発や量産を容易にすることができる。また、出荷時
のテストについても、同時に多数個のテストを行うこと
が可能となり、テストコストの削減も図られる。

【００５０】上述したバイト制御回路６４により、バイ
ト単位でのテストデータ出力を行うメモリマクロ１１の
データ出力回路は、例えば図１１に示すように、バイト
制御回路６４からの８個のバイト選択信号ＢＴＤＱ１〜
８によりそれぞれ制御されるトライステートバッファＴ
ＢＵＦ１〜８により構成される。これらのバッファＴＢ
ＵＦ１〜８のうち選択状態にある一つのデータが、共通
のテストデータ出力バスＴＱ０〜７に出力される。これ
が、図１におけるテスト出力信号ＱＭＣに対応する。一
方、ロジック部１２には、メモリマクロ１１の出力デー
タＲＤ０〜７，ＲＤ８〜１５，…，ＲＤｉ〜ｋがそのま
ま出力Ｑ０〜７，Ｑ８〜１５，…，Ｑｉ〜ｋとして取り
出される。

【００５１】図１２は、バイト制御回路６４により制御
されてメモリマクロ１１にテストデータ入力を行うデー
タ入力回路の構成例である。混載されるメモリマクロ１
１の用途としては画像データ処理関係が多いが、この様
な用途では前述したバイト単位での書き込み禁止機能
（マスク機能）が用いられる。図１２では、この様なマ
スク機能を持つ入力回路に、テストデータ信号を切り替
えて入力する機能を持たせている。即ち、ロジック部１
２から入力される通常の書き込みデータ信号Ｄ０〜ｋと
書き込みマスク信号ＤＭ０〜ｋはそれぞれマルチプレク
サＭＵＸＤ１〜８とＭＵＸＭ１〜８を経由してメモりマ
クロ内部に転送される。一方、マスク信号用のマルチプ
レクサＭＵＸＭ１〜８には、バイト制御回路６４からの
バイト選択信号ＢＤＴＱ１〜８がそれぞれ入力され、デ
ータ入力用のマルチプレクサＭＵＸＤ１〜８には、テス
ト用データ信号ＴＤ０〜７が入力されるようにして、テ
ストモード信号ＴＭによりテストモードと通常モードの
切り替えがなされるようにしている。

【００５２】これにより、テストモードでは、テスト用
書き込みデータ信号ＴＤ０〜７が全てのバイトに同時に
入力されが、バイト選択信号ＢＴＤＱ１〜８のうち選択
状態にあるバイトについてのみ、マルチプレクサＭＵＸ
Ｄ１〜８の一つによってメモリマクロ内部に書き込みデ
ータが転送されるという動作が行われる。

【００５３】

【発明の効果】以上説明したようにこの発明によれば、
テスト用入力信号をコード化して与えるようにし、また
コード化されたテスト用入力信号をデコードしてメモリ
マクロをダイレクトアクセスする専用のテスト回路を備
えることにより、１つのチップに混載したいくつかのメ
モリマクロを少ないテスト用入力端子で効率的なテスト
を行うことが可能になる。これにより、メモリ混載ＬＳ
Ｉの量産性、多品種展開をするための標準化を容易にす
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリ混載ＬＳＩチ
ップの概略的なチップレイアウトを示す。

【図２】同実施例におけるメモリマクロの概略構成を示
す。

【図３】同実施例のテスト回路におけるレシーバ回路の
構成例を示す。

【図４】同実施例のテスト回路におけるドライバ回路の
構成を示す。

【図５】同実施例のテスト回路における制御回路の構成
例を示す。

【図６】同実施例のテスト回路における信号発生回路の
構成例を示す。

【図７】同信号発生回路におけるマクロレシーバ回路の
構成例を示す。

【図８】同信号発生回路におけるバイト制御回路の構成
例を示す。

【図９】同バイト制御回路におけるアドレスデコーダ回
路の構成例を示す。

【図１０】同バイト制御回路におけるアドレスレジスタ
回路の構成例を示す。

【図１１】同実施例のメモリマクロのデータ出力回路の
構成例を示す。

【図１２】同実施例のメモリマクロのデータ入力回路の
構成例を示す。

【符号の説明】

１…ＬＳＩチップ、１１ａ，１１ｂ…メモリマクロ、１
２…ロジック部、２０ａ，２０ｂ…テスト回路、１３
ａ，１３ｂ…ドライバ回路、１４ａ，１４ｂ…レシーバ
回路、１５ａ，１５ｂ…制御回路、１６ａ，１６ｂ…信
号発生回路、５１…制御用主デコーダ、５２…マクロ選
択デコーダ、５４１，５４２…ラッチ回路、５８…テス
ト動作判定回路、６１…マクロレシーバ回路、６２…コ
マンドデコーダ回路、６３…コマンド発生回路、６４…
バイト制御回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ロジック部と共に混載されたメモリマク
   ロと、 このメモリマクロをテストするためのテスト用入力信号
   がコード化されて入力されるテスト用入力端子と、 前記メモリマクロのテスト動作により得られる出力信号
   が取り出されるテスト用出力端子と、 前記テスト用入力端子に供給されるコード化されたテス
   ト用入力信号をデコードして前記メモリマクロを前記ロ
   ジック部を介さずテスト動作させるテスト回路と、を備
   えたことを特徴とするメモリ混載半導体集積回路。
2. 【請求項２】 ロジック部と共に混載された複数のメモ
   リマクロと、 これらのメモリマクロをテストするためのテスト用入力
   信号が部分的にコード化されて入力され、各メモリマク
   ロで共有されるテスト用入力端子と、 前記各メモリマクロのテスト動作により得られる出力信
   号が取り出され、各メモリマクロで共有されるテスト用
   出力端子と、 前記テスト用入力端子に供給されるコード化されたテス
   ト用入力信号をデコードして前記各メモリマクロを前記
   ロジック部を介さずダイレクトアクセスしてテスト動作
   させる、各メモリマクロ毎に設けられたテスト回路と、
   を備えたことを特徴とするメモリ混載半導体集積回路。
3. 【請求項３】 前記テスト回路は、 前記テスト用入力端子に供給されるテスト用入力信号の
   うちコード化されているメモリ制御信号をデコードし、
   このデコードされたメモリ制御信号とコード化されてい
   ないアドレス信号及びデータ信号により前記メモリマク
   ロを選択的にテスト動作させる信号発生回路と、 前記テスト用入力端子に供給されるテスト用入力信号の
   うちコード化されているメモリマクロ活性化信号及びメ
   モリマクロ選択信号をデコードして前記信号発生回路を
   選択的に活性化する制御回路と、を備えたことを特徴と
   する請求項１又は２に記載のメモリ混載半導体集積回
   路。
4. 【請求項４】 前記制御回路は、 前記メモリマクロ活性化信号をデコードする制御用主デ
   コーダと、 前記メモリマクロ選択信号をデコードする選択デコーダ
   と、 これの制御用主デコーダ及び選択デコーダの出力により
   制御されて前記メモりマクロのテスト動作を可能とする
   テストイネーブル信号を出すラッチ回路と、を有するこ
   とを特徴とする請求項３記載のメモリ混載半導体集積回
   路。
5. 【請求項５】 前記制御回路は、 前記メモリマクロ活性化信号と、テスト動作の開始及び
   停止をそれぞれ指示するパスワード信号及びクリア信号
   とをデコードする制御用主デコーダと、 前記メモリマクロ選択信号をデコードする選択デコーダ
   と、 これらの制御用主デコーダ及び選択デコーダの出力によ
   り制御されて前記メモりマクロのテスト動作を可能とす
   るテストイネーブル信号を出すラッチ回路と、 前記制御用主デコーダから出力されるパスワード信号及
   びクリア信号により前記メモリマクロのテストモード制
   御を行うテスト動作判定回路と、を有することを特徴と
   する請求項３記載のメモリ混載半導体集積回路。
6. 【請求項６】 前記信号発生回路は、 前記テスト用入力端子に供給されるテスト用入力信号を
   受信してこのテスト用入力信号のうちコード化されてい
   ないアドレス信号及びデータ信号をそのまま前記メモり
   マクロに転送するレシーバ回路と、 このレシーバ回路で受信したテスト用入力信号のうちコ
   ード化されているメモリ制御信号をデコードして前記メ
   モリマクロに転送するコマンドデコーダ回路と、 このコマンドデコーダ回路の出力により制御されて前記
   メモリマクロのテスト動作をバイト単位で制御するバイ
   ト制御回路と、を有することを特徴とする請求項３記載
   のメモリ混載半導体集積回路。