JPS63310029A - 割込み処理システム - Google Patents
割込み処理システムInfo
- Publication number
- JPS63310029A JPS63310029A JP14723587A JP14723587A JPS63310029A JP S63310029 A JPS63310029 A JP S63310029A JP 14723587 A JP14723587 A JP 14723587A JP 14723587 A JP14723587 A JP 14723587A JP S63310029 A JPS63310029 A JP S63310029A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- flag
- processing
- permission
- flags
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多重割込み処理が行える割込み処理システム
に関し、特にマイクロプロセッサに接続または内蔵され
ることで多重割込みを実現する割込み処理システムに関
する。
に関し、特にマイクロプロセッサに接続または内蔵され
ることで多重割込みを実現する割込み処理システムに関
する。
従来のマイクロプロセッサで複数の割込み要因に対する
割込み処理を行なう多重割込み処理システムとして、例
えば第３図のシステム構成図に示したものがある。同図
において、１はＣＰＵであり、割込みマスクフラグ（以
下「Ｉフラグ」と言う。）Ｉａを備えている。また２は
メモリ、３はバスである。Ｒ（Ｒ８〜Ｒｄ）はレジスタ
であり、各割込み要因Ａ〜Ｄに対応して４つ設けられて
おり、このレジスタＲは割込み要求フラグＦ１ （１Ｆ
１８〜Ｆ１．）と割込み許可フラグＦ２ （Ｆ２ａ〜Ｆ
２ｄ）を持っている。なお他の機能についてはこの発明
とは関係ないので言及しない。割込み要求フラグＦ１の
入力部は各割込み要因Ａ−Ｄが発生すると、°“１′′
をセットする（通常は“°０”）ように各割込み要因Ａ
−Ｄと接続され、このフラグＦ１の出力部は２人力ＡＮ
ＤゲートＧ （Ｇ、〜Ｇ、）の一方入力となっている。
割込み処理を行なう多重割込み処理システムとして、例
えば第３図のシステム構成図に示したものがある。同図
において、１はＣＰＵであり、割込みマスクフラグ（以
下「Ｉフラグ」と言う。）Ｉａを備えている。また２は
メモリ、３はバスである。Ｒ（Ｒ８〜Ｒｄ）はレジスタ
であり、各割込み要因Ａ〜Ｄに対応して４つ設けられて
おり、このレジスタＲは割込み要求フラグＦ１ （１Ｆ
１８〜Ｆ１．）と割込み許可フラグＦ２ （Ｆ２ａ〜Ｆ
２ｄ）を持っている。なお他の機能についてはこの発明
とは関係ないので言及しない。割込み要求フラグＦ１の
入力部は各割込み要因Ａ−Ｄが発生すると、°“１′′
をセットする（通常は“°０”）ように各割込み要因Ａ
−Ｄと接続され、このフラグＦ１の出力部は２人力ＡＮ
ＤゲートＧ （Ｇ、〜Ｇ、）の一方入力となっている。
また、割込み許可フラグＦ２はＡＮＤゲートＧの他方入
力となっている。なお、これらの７ラグＦ 、Ｆ
はバス３を介して、ＣＰＵ １によりアクセス可能であ
る。
力となっている。なお、これらの７ラグＦ 、Ｆ
はバス３を介して、ＣＰＵ １によりアクセス可能であ
る。
また、ＡＮＤゲートＧの出力信号Ｓ （Ｓｌ、〜Ｓｌ
、）がＣＰｔＪｌへの各割込み要因Ａ〜Ｄによる割込み
要求信号となっている。
、）がＣＰｔＪｌへの各割込み要因Ａ〜Ｄによる割込み
要求信号となっている。
このような構成において、例えば割込み要因Ａが発生し
た場合を考える。この場合、まず割込み要求フラグＦ１
ａが１″にセットされる。この時、割込み許可フラグＦ
２ａが“１″であれば、ＡＮＤゲートＧ８の出力信号、
つまり割込み要求信号Ｓ１．が“１”となることで、割
込み要求信号Ｓ１ａがイネーブル状態となる。ここでＣ
ＰＵ１の１フラグ１ａが“０″であれば、ＣＰＵ１は割
込み受付は状態であるので、ＣＰＵ１は現在実行中の処
理を中断し、プログラムカウンタ、プログラム状ｅ語（
ＰＳＷ）、各種レジスタ値等の退避の割込み受付は処理
を行ない、割込み要因Ａに基づく割込み処理を行う。し
かる後、当該割込み処理が終了すれば、割込み受付は時
に退避したプログラムカウンタ、ｐｓｗ、各種レジスタ
値等の復帰の割込み終了処理を施した後、割込み要因Ａ
により中断された状態から処理が再開される。
た場合を考える。この場合、まず割込み要求フラグＦ１
ａが１″にセットされる。この時、割込み許可フラグＦ
２ａが“１″であれば、ＡＮＤゲートＧ８の出力信号、
つまり割込み要求信号Ｓ１．が“１”となることで、割
込み要求信号Ｓ１ａがイネーブル状態となる。ここでＣ
ＰＵ１の１フラグ１ａが“０″であれば、ＣＰＵ１は割
込み受付は状態であるので、ＣＰＵ１は現在実行中の処
理を中断し、プログラムカウンタ、プログラム状ｅ語（
ＰＳＷ）、各種レジスタ値等の退避の割込み受付は処理
を行ない、割込み要因Ａに基づく割込み処理を行う。し
かる後、当該割込み処理が終了すれば、割込み受付は時
に退避したプログラムカウンタ、ｐｓｗ、各種レジスタ
値等の復帰の割込み終了処理を施した後、割込み要因Ａ
により中断された状態から処理が再開される。
一方、割込み要求Ａが発生し、割込み要求フラグＦＩａ
が°１″にセットされても、割込み許可フラグＦ２ａが
０″であれば、割込み要求信号ＳＩａが０″で、イネー
ブル状態とならないため、割込み要求Ａは受付けられな
い。
が°１″にセットされても、割込み許可フラグＦ２ａが
０″であれば、割込み要求信号ＳＩａが０″で、イネー
ブル状態とならないため、割込み要求Ａは受付けられな
い。
また、割込み要求フラグＦ１ａ９割込み許可フラグＦ２
ａが共に°゛１″となり、割込み要求信号Ｓ１ａがイネ
ーブル状態となっても、ＣＰＵ １の１フラグ１ａが“
１”の時は、ＣＰＵ１はこの割込みを受付けず、Ｉフラ
グ１ａが“Ｏ”になるまで、その割込み要求は保留され
る。上記した一連の処理は割込み要因Ｂ〜Ｄにおいても
同様である。
ａが共に°゛１″となり、割込み要求信号Ｓ１ａがイネ
ーブル状態となっても、ＣＰＵ １の１フラグ１ａが“
１”の時は、ＣＰＵ１はこの割込みを受付けず、Ｉフラ
グ１ａが“Ｏ”になるまで、その割込み要求は保留され
る。上記した一連の処理は割込み要因Ｂ〜Ｄにおいても
同様である。
上記したシステムでは割込み要求信号Ｓ１がイネーブル
状態となりＩフラグ１ａが０″の状態の時、ＣＰＵ１で
割込み処理が受付けられると、池の割込み要求を保留さ
せるため、Ｉフラグ１ａは必ず“１′に設定されるよう
にしている。このため１つの割込み処理実行中に、この
割込み処理より優先順位の高い割込み処理を行うことの
できる、いわゆる多重割込み処理を実現するためには、
以下に示すようなソフトウェア処理が必要となる。
状態となりＩフラグ１ａが０″の状態の時、ＣＰＵ１で
割込み処理が受付けられると、池の割込み要求を保留さ
せるため、Ｉフラグ１ａは必ず“１′に設定されるよう
にしている。このため１つの割込み処理実行中に、この
割込み処理より優先順位の高い割込み処理を行うことの
できる、いわゆる多重割込み処理を実現するためには、
以下に示すようなソフトウェア処理が必要となる。
第４図はそのソフトウェア処理の処理手順を示すフロー
チャートであり、割込み優先順位は割込み要因Ａ、Ｂ、
Ｃ，Ｄの順とする。同図において「要因Ａ （Ｂ、Ｃ，
Ｄ）の割込み」とは、各割込み要因Ａ〜Ｄによる割込み
要求信号Ｓ１がイネーブル状態で、かつＩフラグ１ａが
０”でＣＰＵ１が当該割込み要求を受付けたことを示し
、受付けると同時に１フラグ１ａを°１”と設定し、他
の割込みを受付けなくした処理を示している。
チャートであり、割込み優先順位は割込み要因Ａ、Ｂ、
Ｃ，Ｄの順とする。同図において「要因Ａ （Ｂ、Ｃ，
Ｄ）の割込み」とは、各割込み要因Ａ〜Ｄによる割込み
要求信号Ｓ１がイネーブル状態で、かつＩフラグ１ａが
０”でＣＰＵ１が当該割込み要求を受付けたことを示し
、受付けると同時に１フラグ１ａを°１”と設定し、他
の割込みを受付けなくした処理を示している。
そして、「要因Ａ （Ｂ、Ｃ，Ｄ）に対する処理」とは
、前述したプログラムカウンタ、ｐｓｗ、各種レジスタ
値等の退避、ｖ！１帰等の割込み受付は処理、割込み終
了処理を含んだ割込み要因Ａ （Ｂ。
、前述したプログラムカウンタ、ｐｓｗ、各種レジスタ
値等の退避、ｖ！１帰等の割込み受付は処理、割込み終
了処理を含んだ割込み要因Ａ （Ｂ。
Ｃ，Ｄ）に基づく割込み処理水している。また、「割込
み終了」時に他の割込みを受付けるためＩフラグ１ａを
“０″にクリアしており、割込み許可フラグＦ２ａ””
Ｆ１ａの初期設定値は全て゛１″であるとする。
み終了」時に他の割込みを受付けるためＩフラグ１ａを
“０″にクリアしており、割込み許可フラグＦ２ａ””
Ｆ１ａの初期設定値は全て゛１″であるとする。
以下、同図を参照しつつこの動作の説明をする。
まず、割込み要因Ａの割込みが実行される場合について
述べる。この場合、無条件にステップＳ１で割込み要因
へに対する処理を行い終了する。この間Ｉフラグ１ａは
“１”であるので、割込み要因Ａを含む全ての割込み要
求信号Ｓ１が保留されることになるので、他の割込み処
理が実行されることはない。
述べる。この場合、無条件にステップＳ１で割込み要因
へに対する処理を行い終了する。この間Ｉフラグ１ａは
“１”であるので、割込み要因Ａを含む全ての割込み要
求信号Ｓ１が保留されることになるので、他の割込み処
理が実行されることはない。
次に、割込み要因Ｂの割込みが実行される場合について
述べる。この場合、ステップＳ１１で、割込み許可フラ
グＦ２ｂを“Ｏ″にクリアすることで、割込み要求信＠
Ｓ１．が決してイネーブル状態にならないようにする。
述べる。この場合、ステップＳ１１で、割込み許可フラ
グＦ２ｂを“Ｏ″にクリアすることで、割込み要求信＠
Ｓ１．が決してイネーブル状態にならないようにする。
次にステップＳ１２で割込み許可フラグＦ２ｏの値を退
避させ、ステップＳ１３で割込み許可フラグＦ２ｃを“
０”にクリアする。さらに、ステン、７”Ｓ１４で割込
み許可フラグＦ２ｄの値を退避させ、ステップＳ１５で
割込み許可フラグＦ２ｄをＩＩ ＯＩＩにクリアする。
避させ、ステップＳ１３で割込み許可フラグＦ２ｃを“
０”にクリアする。さらに、ステン、７”Ｓ１４で割込
み許可フラグＦ２ｄの値を退避させ、ステップＳ１５で
割込み許可フラグＦ２ｄをＩＩ ＯＩＩにクリアする。
ステップ８１２〜３１５の処理は、割込み要因Ｂより優
先順位の低い割込み要因Ｃ，Ｄによる割込みを禁止し、
割込み要因Ｂの割込み処理終了後は割込み許可フラグＦ
、Ｆ を元の値に戻すために行っている。
先順位の低い割込み要因Ｃ，Ｄによる割込みを禁止し、
割込み要因Ｂの割込み処理終了後は割込み許可フラグＦ
、Ｆ を元の値に戻すために行っている。
２Ｃ２ｄ
そして、ステップ８１６においてＩフラグ１ａの値を強
制的に“０′°にクリアし、ＣＰＵ１自体は割込み受付
は状態とし、次のステップ８１７で割込み要因Ｂに対す
る処理を行う。このステップ３１７の実行中、割込み許
可フラグＦ２ａ”” Ｆ２ｄは各々“１”、′Ｏ” ４
１０ Ｉｌ、“０″でＩフラグ１ａは“０″であること
より、割込み要因Ｂより優先順位の高い割込み要因Ａの
み割込み可能としている。
制的に“０′°にクリアし、ＣＰＵ１自体は割込み受付
は状態とし、次のステップ８１７で割込み要因Ｂに対す
る処理を行う。このステップ３１７の実行中、割込み許
可フラグＦ２ａ”” Ｆ２ｄは各々“１”、′Ｏ” ４
１０ Ｉｌ、“０″でＩフラグ１ａは“０″であること
より、割込み要因Ｂより優先順位の高い割込み要因Ａの
み割込み可能としている。
以下、ステップ８１８で１フラグ１ａを“１”にセット
することで、全ての割込み要求信号Ｓ１を保留させ、ス
テップ８１９で割込み許可フラグＦ２ｄの値を復帰させ
、ステップＳ２０で割込み許可フラグＦ２Ｃの値を復帰
させ、割込み許可フラグＦ２ｏ、Ｆ２ｄを割込み要因Ｂ
の割込み直前の状態に戻し、ステップ８２１で割込み許
可フラグＦ２ｂを“１”にセットし、割込み要因Ｂの割
込みを可能にし、終了する。
することで、全ての割込み要求信号Ｓ１を保留させ、ス
テップ８１９で割込み許可フラグＦ２ｄの値を復帰させ
、ステップＳ２０で割込み許可フラグＦ２Ｃの値を復帰
させ、割込み許可フラグＦ２ｏ、Ｆ２ｄを割込み要因Ｂ
の割込み直前の状態に戻し、ステップ８２１で割込み許
可フラグＦ２ｂを“１”にセットし、割込み要因Ｂの割
込みを可能にし、終了する。
割込み要因Ｃ，Ｄによる割込みにおいても、優先順位の
違いを除き、その処理手順はそれぞれステップＳ３１〜
Ｓ３８およびステップ８４１〜Ｓ４５に示すように割込
み要因Ｂの場合と同じである。参考までに割込み要因Ａ
〜Ｄに対する処理中（ステップ８１，８１７，８３５．
３４３実行中）における割込み許可フラグＦ２ａ〜Ｆ２
ｄと１フラグ（以下余白） シ 表 １ Δ ： 割込み要因Ａが受付けられる直前の値なお、上
記した処理は割込み許可フラグＦ２ａ〜Ｆ２ｄの初期設
定値は全て“１ｎである場合について述べたが、複数を
含むいずれかの初期設定値を“０”にすることで、当該
割込み要因を優先順位に関係なく受付けなくすることが
できる。
違いを除き、その処理手順はそれぞれステップＳ３１〜
Ｓ３８およびステップ８４１〜Ｓ４５に示すように割込
み要因Ｂの場合と同じである。参考までに割込み要因Ａ
〜Ｄに対する処理中（ステップ８１，８１７，８３５．
３４３実行中）における割込み許可フラグＦ２ａ〜Ｆ２
ｄと１フラグ（以下余白） シ 表 １ Δ ： 割込み要因Ａが受付けられる直前の値なお、上
記した処理は割込み許可フラグＦ２ａ〜Ｆ２ｄの初期設
定値は全て“１ｎである場合について述べたが、複数を
含むいずれかの初期設定値を“０”にすることで、当該
割込み要因を優先順位に関係なく受付けなくすることが
できる。
従来の多重割込み処理を行う割込み処理システムは、以
上のように構成されているので、第４図で示したような
多重割込み処理実現のためのソフトウェア処理を必要と
し、この処理量は割込み要因の数が増えるに従い膨大に
なってしまい、割込み処理システムの処理能か低下が生
じてしまうという問題点があった。
上のように構成されているので、第４図で示したような
多重割込み処理実現のためのソフトウェア処理を必要と
し、この処理量は割込み要因の数が増えるに従い膨大に
なってしまい、割込み処理システムの処理能か低下が生
じてしまうという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、多重割込み処理実現のための処理量を低減さ
せ、かつシステムとしての処理能力の低下をおこさない
割込み処−理システムを得ることを目的とする。
たもので、多重割込み処理実現のための処理量を低減さ
せ、かつシステムとしての処理能力の低下をおこさない
割込み処−理システムを得ることを目的とする。
この発明にかかる割込み処理システムは、ＣＰＵが複数
の割込み要因の割込み要求信号に従い、多重割込み処理
が行えるシステムであって、前記割込み要因にそれぞれ
対応させて、その割込みを実行するか否かを決定する割
込み許可フラグを２つ設け、前記割込み許可フラグの一
方は、前記割込み要因各々の予め定められた優先順位に
従った割込みを指示するようにしている。
の割込み要因の割込み要求信号に従い、多重割込み処理
が行えるシステムであって、前記割込み要因にそれぞれ
対応させて、その割込みを実行するか否かを決定する割
込み許可フラグを２つ設け、前記割込み許可フラグの一
方は、前記割込み要因各々の予め定められた優先順位に
従った割込みを指示するようにしている。
この発明における一方の割込み許可フラグは割込み要因
の各々の予め定められた優先順位に従った割込みを指示
するため、この割込み許可フラグを一括して退避、セッ
ト、復帰することで多重割込み処理を実現することがで
きる。
の各々の予め定められた優先順位に従った割込みを指示
するため、この割込み許可フラグを一括して退避、セッ
ト、復帰することで多重割込み処理を実現することがで
きる。
（実施例）
第１図はこの発明の一実流側である多重割込み処理を行
う割込み処理システムを示すシステム構成図である。同
図において１．２．Ｒ，Ｆｌ。
う割込み処理システムを示すシステム構成図である。同
図において１．２．Ｒ，Ｆｌ。
Ｆ、Ｓｌは従来と同じなので説明を省略するが、新たに
割込み許可フラグＦりＦ３８〜Ｆ３．）を有する許可レ
ジスタＰＲが設けられた点が異なる。
割込み許可フラグＦりＦ３８〜Ｆ３．）を有する許可レ
ジスタＰＲが設けられた点が異なる。
この許可レジスタＰＲはバス３を介してＣＰＵＩにより
アクセス可能にしてあり、各割込み許可フラグＦ −
Ｆ はＡＮＤゲートＧ −Ｇ、の入力３ａ
３ｄ ａ部に接続されて
いる。従って、ＡＮＤゲートＧは割込み要求フラグＦ
、割込み許可フラグＦ２゜Ｆ３の３人力となる。
アクセス可能にしてあり、各割込み許可フラグＦ −
Ｆ はＡＮＤゲートＧ −Ｇ、の入力３ａ
３ｄ ａ部に接続されて
いる。従って、ＡＮＤゲートＧは割込み要求フラグＦ
、割込み許可フラグＦ２゜Ｆ３の３人力となる。
第２図は第１図で示した割込み処理システムにおける多
重割込み処理をソフトウエーアで実現するための処理手
順を示すフローチャートである。ここでレジスタＲ内の
各割込み許可フラグＦ２及び許可レジスタＰＲ内の各許
可フラグＦ３は１″に設定しておく。以下同図を参照し
つつその動作の説明をする。
重割込み処理をソフトウエーアで実現するための処理手
順を示すフローチャートである。ここでレジスタＲ内の
各割込み許可フラグＦ２及び許可レジスタＰＲ内の各許
可フラグＦ３は１″に設定しておく。以下同図を参照し
つつその動作の説明をする。
まず、割込み要因Ａの割込みが実行される場合について
述べる。この場合、ステップ３５１で許可レジスタＰＲ
内の割込み許可フラグＦ３ａ〜Ｆ３ｄの値を全て退避さ
せる。次にステップ３５２で割込み許可フラグＦ３ａ〜
Ｆ３ｄの値を全て“０”にクリアする。このステップ３
５１．３５２における処理は全ての割込みを禁止し、割
込み許可フラグＦ３ａ〜Ｆ３ｄを割込み要因Ａの割込み
処理終了後に元の状態に戻すために行っている。
述べる。この場合、ステップ３５１で許可レジスタＰＲ
内の割込み許可フラグＦ３ａ〜Ｆ３ｄの値を全て退避さ
せる。次にステップ３５２で割込み許可フラグＦ３ａ〜
Ｆ３ｄの値を全て“０”にクリアする。このステップ３
５１．３５２における処理は全ての割込みを禁止し、割
込み許可フラグＦ３ａ〜Ｆ３ｄを割込み要因Ａの割込み
処理終了後に元の状態に戻すために行っている。
そして、ステップ８５３においてＩフラグ１ａの値を強
制的に“０”にクリアし、ＣｒＯ２自体は割込み受付は
状態とし、次のステップＳ５４で割込み要因Ａに対する
処理を行う。このステップ８５４の実行中、割込み許可
フラグＦ２ａ〜Ｆ２ｄが全て“１″、■フラグ１ａが“
０”であるが、割込み許可フラグＦ３ａ〜Ｆ３ｄは全て
“０″であることより、全ての割込みを禁止している。
制的に“０”にクリアし、ＣｒＯ２自体は割込み受付は
状態とし、次のステップＳ５４で割込み要因Ａに対する
処理を行う。このステップ８５４の実行中、割込み許可
フラグＦ２ａ〜Ｆ２ｄが全て“１″、■フラグ１ａが“
０”であるが、割込み許可フラグＦ３ａ〜Ｆ３ｄは全て
“０″であることより、全ての割込みを禁止している。
以下、ステップＳ５５でＩフラグ１ａを“１”にセット
し、全ての割込み要求信号Ｓ１を保留させ、ステップＳ
５６で割込み許可フラグＦ３ａ〜Ｆ３ｄの値を復帰させ
、割込み要因Ａの割込み直前の状態に戻し、割込み処理
を終了する。
し、全ての割込み要求信号Ｓ１を保留させ、ステップＳ
５６で割込み許可フラグＦ３ａ〜Ｆ３ｄの値を復帰させ
、割込み要因Ａの割込み直前の状態に戻し、割込み処理
を終了する。
次に割込み要因Ｂの割込みが実行される場合について述
べる。この場合、ステップＳ６１で許可レジスタＰＲ内
の割込み許可フラグＦ３ａ〜Ｆ３ｄの値を退避させ、次
のステップ８６２で割込み許可フラグＦ３３，３１．Ｆ
３Ｃ２Ｆ３ｄを１”、“Ｏ″。
べる。この場合、ステップＳ６１で許可レジスタＰＲ内
の割込み許可フラグＦ３ａ〜Ｆ３ｄの値を退避させ、次
のステップ８６２で割込み許可フラグＦ３３，３１．Ｆ
３Ｃ２Ｆ３ｄを１”、“Ｏ″。
” ｏ ” 、 “０″にセットする。このステップ
Ｓ６１．８６２における処理は割込み要因Ｂより優先順
位の高くない割込み（割込み要因Ｂ、Ｃ，Ｄ）を禁止し
、割込み要因Ｂより高い優先順位の割込み（割込み要因
Ａ）を受付けるようにし、さらに割込み許可フラグＦ３
ａ−Ｆ３ｄの値を割込み要因Ｂの割込み処理終了後に元
に戻すために行なっている。
Ｓ６１．８６２における処理は割込み要因Ｂより優先順
位の高くない割込み（割込み要因Ｂ、Ｃ，Ｄ）を禁止し
、割込み要因Ｂより高い優先順位の割込み（割込み要因
Ａ）を受付けるようにし、さらに割込み許可フラグＦ３
ａ−Ｆ３ｄの値を割込み要因Ｂの割込み処理終了後に元
に戻すために行なっている。
そして、ステップ８６３においてＩフラグ１ａの値を強
制的に“０”にクリアし、ＣＰｔＪｌ自体は割込み受付
は状態とし、次のステップ８６４で割込み要因Ｂに対す
る処理を行う。このステップ８６４の実行中、割込み許
可フラグＦ２ａ〜Ｆ２ｄは全て“１”、割込み許可フラ
グＦ３ａ”” Ｆ３ｄは各々“１“、“０”、“Ｏ”、
“０”で１フラグ１ａは０″であることにより、割込み
要因Ｂより優先順位の高い割込み要因Ａのみ割込み可能
にしている。
制的に“０”にクリアし、ＣＰｔＪｌ自体は割込み受付
は状態とし、次のステップ８６４で割込み要因Ｂに対す
る処理を行う。このステップ８６４の実行中、割込み許
可フラグＦ２ａ〜Ｆ２ｄは全て“１”、割込み許可フラ
グＦ３ａ”” Ｆ３ｄは各々“１“、“０”、“Ｏ”、
“０”で１フラグ１ａは０″であることにより、割込み
要因Ｂより優先順位の高い割込み要因Ａのみ割込み可能
にしている。
以下、ステップ８６５で１フラグ１ａを１′”にセット
することで全ての割込み要求信号Ｓ１を保留させ、ステ
ップ８６６で割込み許可フラグＦ３ａ””” ３ｄの値
を復帰させ、割込み要因Ｂの割込み直前の状態に戻し、
割込み処理を終了する。
することで全ての割込み要求信号Ｓ１を保留させ、ステ
ップ８６６で割込み許可フラグＦ３ａ””” ３ｄの値
を復帰させ、割込み要因Ｂの割込み直前の状態に戻し、
割込み処理を終了する。
割込み要因Ｃ，Ｄによる割込みにおいても、優先順位の
違いを除き、その処理手順はそれぞれステップ８７１〜
Ｓ７６およびステップ８８１〜Ｓ８６に示すように割込
み要因Ａ、Ｂの場合と同じである。
違いを除き、その処理手順はそれぞれステップ８７１〜
Ｓ７６およびステップ８８１〜Ｓ８６に示すように割込
み要因Ａ、Ｂの場合と同じである。
上記したように、許可レジスタＰＲを新たに設けたこと
により、多重割込み処理を行なうときには許可レジスタ
ＰＲの内容を一括して退避、再設定、復帰すればよく、
従来のように１割込み要因ごとに割込み許可フラグＦ２
の退避、再設定、復帰を行う必要はないため、多重割込
み処理実現のソフトウェア処理が軽減される。すなわち
、割込み要因の数が増えてもその処理は、許可レジスタ
ＰＲ内に割込み許可フラグＦ３が設定できる範囲では、
割込み個々に対する処理は、割込み許可フラグＦ３の設
定以外は全く同一である。従って、割込み許可フラグＦ
３の設定は分岐命令等により行うことで１つのプログラ
ムルーチンで多重割込み処理が実現できる。その結果、
割込み要因数が増えても割込み処理システムの処理能力
低下は全く生じない。
により、多重割込み処理を行なうときには許可レジスタ
ＰＲの内容を一括して退避、再設定、復帰すればよく、
従来のように１割込み要因ごとに割込み許可フラグＦ２
の退避、再設定、復帰を行う必要はないため、多重割込
み処理実現のソフトウェア処理が軽減される。すなわち
、割込み要因の数が増えてもその処理は、許可レジスタ
ＰＲ内に割込み許可フラグＦ３が設定できる範囲では、
割込み個々に対する処理は、割込み許可フラグＦ３の設
定以外は全く同一である。従って、割込み許可フラグＦ
３の設定は分岐命令等により行うことで１つのプログラ
ムルーチンで多重割込み処理が実現できる。その結果、
割込み要因数が増えても割込み処理システムの処理能力
低下は全く生じない。
なお、第２図で示したソフトウェアによる多重割込み処
理は、許可レジスタＰＲ内の割込み許可フラグＦ３の退
避、再設定、復帰という単純な処理であるので、ＣＰｔ
Ｊｌの割込み受−付は動作及び割込み完了動作としてハ
ードウェア処理で行うことも十分可能である。この場合
、割込み許可フラグＦ３の再設定に使用する値を８割込
み要因ごとにメモリの予め定められたアドレスに格納し
ておき、再設定を行なうときには該当のアドレスからそ
の値を読出して許可レジスタＰＲに転送するようにして
おくことで、該アドレスに格納する値を変更することに
より優先順位を任意に変更できる。
理は、許可レジスタＰＲ内の割込み許可フラグＦ３の退
避、再設定、復帰という単純な処理であるので、ＣＰｔ
Ｊｌの割込み受−付は動作及び割込み完了動作としてハ
ードウェア処理で行うことも十分可能である。この場合
、割込み許可フラグＦ３の再設定に使用する値を８割込
み要因ごとにメモリの予め定められたアドレスに格納し
ておき、再設定を行なうときには該当のアドレスからそ
の値を読出して許可レジスタＰＲに転送するようにして
おくことで、該アドレスに格納する値を変更することに
より優先順位を任意に変更できる。
また、この実施例では割込み許可フラグＦ２ａ〜Ｆ２ｄ
の初期設定値は全て“１”である場合について述べたが
、複数を含むいずれかの初期設定値を０”にすることで
許可レジスタＰＲ内の割込み許可フラグＦ３の値で決定
する優先順位に関係なく、当該割込み要因を受付けなく
することもできる。
の初期設定値は全て“１”である場合について述べたが
、複数を含むいずれかの初期設定値を０”にすることで
許可レジスタＰＲ内の割込み許可フラグＦ３の値で決定
する優先順位に関係なく、当該割込み要因を受付けなく
することもできる。
以上説明したように、この発明によれば、一方の割込み
許可フラグの値により割込み要因各々の優先順位に従っ
た割込みを指示するため、多重割込み実現のための処理
量を低減させ、かつシステムとしての処理能力の低下を
おこさない割込み処理システムを得ることができる。
許可フラグの値により割込み要因各々の優先順位に従っ
た割込みを指示するため、多重割込み実現のための処理
量を低減させ、かつシステムとしての処理能力の低下を
おこさない割込み処理システムを得ることができる。
第１図はこの発明の一実施例である割込み処理システム
を示すシステム構成図、第２図は第１図の割込み処理シ
ステムを用いて多重割込み処理を実現するための処理手
順を示すフローチャート、第３図は従来の割込み処理シ
ステムを示すシステム構成図、第４図は第３図の割込み
処理システムを用いて多重割込み処理を実現するための
処理手順を示すフローチャートである。 図において、１はＣＰＵ、３はバス、ＰＲは許可レジス
タ、Ｆ、Ｆ３は割込み許可フラグである。 なお、各図中同一符号は同一または相当部分を示す。
を示すシステム構成図、第２図は第１図の割込み処理シ
ステムを用いて多重割込み処理を実現するための処理手
順を示すフローチャート、第３図は従来の割込み処理シ
ステムを示すシステム構成図、第４図は第３図の割込み
処理システムを用いて多重割込み処理を実現するための
処理手順を示すフローチャートである。 図において、１はＣＰＵ、３はバス、ＰＲは許可レジス
タ、Ｆ、Ｆ３は割込み許可フラグである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ＣＰＵが複数の割込み要因の割込み要求信号に従
い、多重割込み処理が行える割込み処理システムにおい
て、 前記割込み要因にそれぞれ対応させて、その割込みを実
行するか否かを決定する割込み許可フラグを２つ設け、 前記割込み許可フラグの一方は、前記割込み要因各々の
予め定められた優先順位に従った割込みを指示するもの
であることを特徴とする割込み処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14723587A JPS63310029A (ja) | 1987-06-11 | 1987-06-11 | 割込み処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14723587A JPS63310029A (ja) | 1987-06-11 | 1987-06-11 | 割込み処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310029A true JPS63310029A (ja) | 1988-12-19 |
Family
ID=15425629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14723587A Pending JPS63310029A (ja) | 1987-06-11 | 1987-06-11 | 割込み処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02207315A (ja) * | 1989-02-08 | 1990-08-17 | Fujitsu Ltd | 表示／入力優先順位の管理方法 |
| US6820155B1 (en) | 1999-12-07 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Interruption managing device and interruption managing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57174745A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | Control circuit for interruption priority |
| JPS62117041A (ja) * | 1985-11-15 | 1987-05-28 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
-
1987
- 1987-06-11 JP JP14723587A patent/JPS63310029A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57174745A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | Control circuit for interruption priority |
| JPS62117041A (ja) * | 1985-11-15 | 1987-05-28 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02207315A (ja) * | 1989-02-08 | 1990-08-17 | Fujitsu Ltd | 表示／入力優先順位の管理方法 |
| US6820155B1 (en) | 1999-12-07 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Interruption managing device and interruption managing method |
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