JPH04247391A - 時分割方式２ポートメモリ - Google Patents
時分割方式２ポートメモリInfo
- Publication number
- JPH04247391A JPH04247391A JP3013319A JP1331991A JPH04247391A JP H04247391 A JPH04247391 A JP H04247391A JP 3013319 A JP3013319 A JP 3013319A JP 1331991 A JP1331991 A JP 1331991A JP H04247391 A JPH04247391 A JP H04247391A
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- JP
- Japan
- Prior art keywords
- port
- memory cell
- memory
- cell array
- ports
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータな
どの中央演算処理装置によるＩ／Ｏの分散処理が可能な
時分割方式２ポートメモリ（以降ＲＡＭと記す）に関す
る。
どの中央演算処理装置によるＩ／Ｏの分散処理が可能な
時分割方式２ポートメモリ（以降ＲＡＭと記す）に関す
る。
【０００２】
【従来の技術】近年、中央演算処理装置の高速化が進む
とともに、メモリを含めた処理速度の向上の工夫がなさ
れ、２つのポートを有する２ポートＲＡＭを用いたＩ／
Ｏの分散処理による高速処理が行われている。図３に従
来の２ポートＲＡＭのブロック図を示す。
とともに、メモリを含めた処理速度の向上の工夫がなさ
れ、２つのポートを有する２ポートＲＡＭを用いたＩ／
Ｏの分散処理による高速処理が行われている。図３に従
来の２ポートＲＡＭのブロック図を示す。
【０００３】その構成要素として１はメモリセルアレイ
、２，３はそれぞれＡ側，Ｂ側のワード線デコーダ、４
，５はそれぞれＡ側，Ｂ側のビット線デコーダ、６，７
は読出し書込みの制御回路、８は同一のアドレスがぶつ
かったときの調停回路である。また、ＲＤＡはＡ側のリ
ード信号、ＷＲＡはＡ側のライト信号、ＢＹＡはＡ側の
ビジー信号であり、ＲＤＢ，ＷＲＢ，ＢＹＢはＢ側のそ
れぞれのリード信号，ライト信号，ビジー信号である。 メモリセルアレイ１中の１つのメモリセルに対して２組
のビット線，ワード線をもっているため、Ａ，Ｂ２つの
非同期インターフェイスから同時に読出し書込みができ
、同一アドレスに読出し書込みが重なった場合、調停回
路８より一方の動作が制限され、動作が制限される側の
ポートにビジー信号を出す。
、２，３はそれぞれＡ側，Ｂ側のワード線デコーダ、４
，５はそれぞれＡ側，Ｂ側のビット線デコーダ、６，７
は読出し書込みの制御回路、８は同一のアドレスがぶつ
かったときの調停回路である。また、ＲＤＡはＡ側のリ
ード信号、ＷＲＡはＡ側のライト信号、ＢＹＡはＡ側の
ビジー信号であり、ＲＤＢ，ＷＲＢ，ＢＹＢはＢ側のそ
れぞれのリード信号，ライト信号，ビジー信号である。 メモリセルアレイ１中の１つのメモリセルに対して２組
のビット線，ワード線をもっているため、Ａ，Ｂ２つの
非同期インターフェイスから同時に読出し書込みができ
、同一アドレスに読出し書込みが重なった場合、調停回
路８より一方の動作が制限され、動作が制限される側の
ポートにビジー信号を出す。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
構成においてメモリセルは２組のビット線，リード線を
もっているため、大容量化，高集積化には不利であった
。
構成においてメモリセルは２組のビット線，リード線を
もっているため、大容量化，高集積化には不利であった
。
【０００５】本発明は上記課題を解決するもので、１組
のビット線，ワード線をもつメモリセルで２ポートイン
ターフェイスからのデータ処理が可能な時分割方式２ポ
ートメモリを目的とする。
のビット線，ワード線をもつメモリセルで２ポートイン
ターフェイスからのデータ処理が可能な時分割方式２ポ
ートメモリを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の時分割方式２ポートメモリはメモリセルア
レイと、メモリセルアレイに設けた１組のビット線，ワ
ード線と、第１，第２の２つのインターフェイスポート
とこの第１，第２のインターフェイスポートからの書込
み読出し要求が重複したとき時分割処理を行う制御手段
を設けたものである。
に、本発明の時分割方式２ポートメモリはメモリセルア
レイと、メモリセルアレイに設けた１組のビット線，ワ
ード線と、第１，第２の２つのインターフェイスポート
とこの第１，第２のインターフェイスポートからの書込
み読出し要求が重複したとき時分割処理を行う制御手段
を設けたものである。
【０００７】
【作用】上記構成の本発明の時分割方式２ポートメモリ
は、２つのインターフェイスポートを有するため、同時
にメモリセルアレイへの２つのアクセスができる。その
アクセスであるメモリセルアレイへのデータの読出し書
込みが重複したときには制御手段により、メモリセルア
レイの中の１つのメモリセルに対して１組のビット線，
ワード線の開放をいずれか優先処理した後、つづいて残
るインターフェイスポートからの読出し書込み処理を行
う時分割処理が行われる。
は、２つのインターフェイスポートを有するため、同時
にメモリセルアレイへの２つのアクセスができる。その
アクセスであるメモリセルアレイへのデータの読出し書
込みが重複したときには制御手段により、メモリセルア
レイの中の１つのメモリセルに対して１組のビット線，
ワード線の開放をいずれか優先処理した後、つづいて残
るインターフェイスポートからの読出し書込み処理を行
う時分割処理が行われる。
【０００８】
【実施例】以下、本発明の時分割方式２ポートメモリ一
実施例について、図面を参照して説明する。図１は本発
明の一実施例を示す２ポートＲＡＭのブロック図である
。図１に示すように構成要素として９はメモリセルアレ
イ、１０はビット線デコーダ、１１はワード線デコーダ
であり、それぞれビット線１２およびワード線１３によ
りメモリセルアレイ９と接続されている。１４は２ポー
トからのアクセスを制御する制御手段としての制御回路
であり、第１のインターフェイスポートである同期式ポ
ートＡ側からのリード信号ＲＤＡ，ライト信号ＷＲＡと
、第２のインターフェイスポートである非同期式ポート
Ｂ側からのリード信号ＲＤＢ，ライト信号ＷＲＢ、およ
びＡ側からのＩ／Ｏレディー信号ＲＤＹを受け、ビット
線制御信号１５をビット線デコーダ１０へ、ワード線制
御信号１６をワード線デコーダ１１へそれぞれ出力し、
時分割動作を制御し、非同期式ポートＢ側へデータアッ
ク信号ＡＣＫを返す。
実施例について、図面を参照して説明する。図１は本発
明の一実施例を示す２ポートＲＡＭのブロック図である
。図１に示すように構成要素として９はメモリセルアレ
イ、１０はビット線デコーダ、１１はワード線デコーダ
であり、それぞれビット線１２およびワード線１３によ
りメモリセルアレイ９と接続されている。１４は２ポー
トからのアクセスを制御する制御手段としての制御回路
であり、第１のインターフェイスポートである同期式ポ
ートＡ側からのリード信号ＲＤＡ，ライト信号ＷＲＡと
、第２のインターフェイスポートである非同期式ポート
Ｂ側からのリード信号ＲＤＢ，ライト信号ＷＲＢ、およ
びＡ側からのＩ／Ｏレディー信号ＲＤＹを受け、ビット
線制御信号１５をビット線デコーダ１０へ、ワード線制
御信号１６をワード線デコーダ１１へそれぞれ出力し、
時分割動作を制御し、非同期式ポートＢ側へデータアッ
ク信号ＡＣＫを返す。
【０００９】図２に図１に示した上記構成要素からなる
２ポートＲＡＭの動作を説明するため、リード動作につ
いてのタイミングチャートを示す。非同期ポートＢ側か
らリード要求があると（図２でリード信号ＲＤＢが“Ｌ
”の場合）制御回路１４は同期ポートＡ側がＩ／Ｏレデ
ィー状態（図２でＩ／０レディー信号ＲＤＹが“Ｌ”で
ある場合）であるかどうかチェックしレディー状態でな
ければビット線１２，ワード線１３を同期ポートＢ側に
開放し、メモリセルアレイ９をアクセスする。 このときのアクセスはメモリ内部サイクルの１サイクル
で完了しラッチし、データバスＢに出力される。同時に
図２のようにデーダアック信号ＡＣＫは“Ｌ”を出力し
、この信号を受けて非同期式ポートＢはリード動作を終
了する。つぎに非同期ポートＢ側から要求があった場合
に、同期ポートＡ側がＩ／Ｏレディー状態であった場合
は、常に同期ポートＡ側が優先され、ビット線１２，ワ
ード線１３は、まず同期ポートＡ側に開放され、同期ポ
ートＡ側のアクセスが行われる。同期ポートＡ側のアク
セスが終了すると、ビット線１２，ワード線１３はすぐ
に非同期ポートＢ側に開放され非同期ポートＢ側のアク
セスを行い図２に示すように、ワード線とビット線に時
分割でデータ信号が流れる。処理が終了すると非同期ポ
ートＢ側にデータアック信号ＡＣＫを返し、非同期ポー
トＢ側のリード動作を終了する。
２ポートＲＡＭの動作を説明するため、リード動作につ
いてのタイミングチャートを示す。非同期ポートＢ側か
らリード要求があると（図２でリード信号ＲＤＢが“Ｌ
”の場合）制御回路１４は同期ポートＡ側がＩ／Ｏレデ
ィー状態（図２でＩ／０レディー信号ＲＤＹが“Ｌ”で
ある場合）であるかどうかチェックしレディー状態でな
ければビット線１２，ワード線１３を同期ポートＢ側に
開放し、メモリセルアレイ９をアクセスする。 このときのアクセスはメモリ内部サイクルの１サイクル
で完了しラッチし、データバスＢに出力される。同時に
図２のようにデーダアック信号ＡＣＫは“Ｌ”を出力し
、この信号を受けて非同期式ポートＢはリード動作を終
了する。つぎに非同期ポートＢ側から要求があった場合
に、同期ポートＡ側がＩ／Ｏレディー状態であった場合
は、常に同期ポートＡ側が優先され、ビット線１２，ワ
ード線１３は、まず同期ポートＡ側に開放され、同期ポ
ートＡ側のアクセスが行われる。同期ポートＡ側のアク
セスが終了すると、ビット線１２，ワード線１３はすぐ
に非同期ポートＢ側に開放され非同期ポートＢ側のアク
セスを行い図２に示すように、ワード線とビット線に時
分割でデータ信号が流れる。処理が終了すると非同期ポ
ートＢ側にデータアック信号ＡＣＫを返し、非同期ポー
トＢ側のリード動作を終了する。
【００１０】同様にライト動作においても、非同期ポー
トＢ側のライト要求と、同期ポートＡ側のＩ／０レディ
ーをチェックし、動作が重複した場合には同期ポートＡ
側が優先され、同期ポートＡ側のライト動作が行われ、
つぎに非同期ポートＢ側のライト動作を行い、非同期ポ
ートＢ側にデータアック信号ＡＣＫを返し、非同期ポー
トＢ側のライト動作を終了する。
トＢ側のライト要求と、同期ポートＡ側のＩ／０レディ
ーをチェックし、動作が重複した場合には同期ポートＡ
側が優先され、同期ポートＡ側のライト動作が行われ、
つぎに非同期ポートＢ側のライト動作を行い、非同期ポ
ートＢ側にデータアック信号ＡＣＫを返し、非同期ポー
トＢ側のライト動作を終了する。
【００１１】以上のように本実施例によれば、メモリセ
ルへの読出し書込みを時分割で行うことにより、１組の
ビット線，ワード線をもつメモリセルで２ポートＲＡＭ
を実現することができる。
ルへの読出し書込みを時分割で行うことにより、１組の
ビット線，ワード線をもつメモリセルで２ポートＲＡＭ
を実現することができる。
【００１２】
【発明の効果】以上の説明より明らかなように本発明の
時分割方式２ポートメモリは、２ポートを有しているが
、１組のワード線，ビット線で構成され、制御手段によ
り時分割処理することにより、メモリセルへの読出し書
込みを、メモリ自身が時分割コントロールすることにな
り、ワード線，ビット線が少ないので大容量化，高集積
化に向いた２ポートメモリを実現することができる。
時分割方式２ポートメモリは、２ポートを有しているが
、１組のワード線，ビット線で構成され、制御手段によ
り時分割処理することにより、メモリセルへの読出し書
込みを、メモリ自身が時分割コントロールすることにな
り、ワード線，ビット線が少ないので大容量化，高集積
化に向いた２ポートメモリを実現することができる。
【図１】本発明の一実施例による２ポートＲＡＭのブロ
ック図
ック図
【図２】同実施例の２ポートＲＡＭの動作を示すタイミ
ングチャート
ングチャート
【図３】従来の２ポートＲＡＭのブロック図
９ メモリセルアレイ
１２ ビット線
１３ ワード線
１４ 制御回路
Claims (2)
- 【請求項１】データを記憶するメモリセルアレイと、前
記メモリセルアレイに設けられた１組のビット線とワー
ド線と、前記ビット線とワード線を介してのデータの伝
達を行う第１，第２のインターフェイスポートとを具備
し、前記第１，第２のインターフェイスポートからの前
記メモリセルアレイへの読出し，書込みの要求が重複し
たときには、時分割処理がなされる制御手段を有する時
分割方式２ポートメモリ。 - 【請求項２】第１，第２のインターフェイスポートがそ
れぞれ同期式インターフェイスポートと非同期式インタ
ーフェイスポートであるとともに、メモリセルアレイへ
の前記同期式インターフェイスポートからの読出し，書
込みの要求が、前記非同期式インターフェイスポートよ
り優先する請求項１記載の時分割方式２ポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013319A JPH04247391A (ja) | 1991-02-04 | 1991-02-04 | 時分割方式２ポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013319A JPH04247391A (ja) | 1991-02-04 | 1991-02-04 | 時分割方式２ポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247391A true JPH04247391A (ja) | 1992-09-03 |
Family
ID=11829849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013319A Pending JPH04247391A (ja) | 1991-02-04 | 1991-02-04 | 時分割方式２ポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247391A (ja) |
-
1991
- 1991-02-04 JP JP3013319A patent/JPH04247391A/ja active Pending
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