JPS61255593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61255593A JPS61255593A JP60098689A JP9868985A JPS61255593A JP S61255593 A JPS61255593 A JP S61255593A JP 60098689 A JP60098689 A JP 60098689A JP 9868985 A JP9868985 A JP 9868985A JP S61255593 A JPS61255593 A JP S61255593A
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- semiconductor memory
- memory device
- input signal
- channel mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は書き換え可能な半導体記憶装置（以下ＲＡＭ
と称する）に関する。
と称する）に関する。
この発明は一対のインバータにより構成されるフリップ
フロップから成るＲＡＭにおいて、一方のインバータの
出力と電源端子または接地端子の間にスイッチング素子
を設けて制御信号を用いて開閉することにより、複雑な
回路を用いず容易にメモリのデータの初期化が行なえる
ようにしたものである。
フロップから成るＲＡＭにおいて、一方のインバータの
出力と電源端子または接地端子の間にスイッチング素子
を設けて制御信号を用いて開閉することにより、複雑な
回路を用いず容易にメモリのデータの初期化が行なえる
ようにしたものである。
従来のＲＡＭは、第２図及び第３図に示す様な一対のイ
ンバータにより構成されるフリップフロップと、ワード
線の信号を受けてフリップフロップのデータをｂｉｔ、
ｂｉＴ線に出力するためのスイッチング素子とから成る
メモリセルを複数個並べて得られる。
ンバータにより構成されるフリップフロップと、ワード
線の信号を受けてフリップフロップのデータをｂｉｔ、
ｂｉＴ線に出力するためのスイッチング素子とから成る
メモリセルを複数個並べて得られる。
しかし、従来のＲＡＭの内容を電源立上げ時などに初期
化しようとすると、ワード線によりメモリセルをｂｉｔ
、ｂｉｔ線に対して逐−開いてその内容を設定しなけれ
ばならず、そのための回路は複雑であり、また必要なメ
モリセルをすべて初期化するためにはその分だけアドレ
スが変化しなければならないため、そのための時間が必
要であるという欠点を有していた。
化しようとすると、ワード線によりメモリセルをｂｉｔ
、ｂｉｔ線に対して逐−開いてその内容を設定しなけれ
ばならず、そのための回路は複雑であり、また必要なメ
モリセルをすべて初期化するためにはその分だけアドレ
スが変化しなければならないため、そのための時間が必
要であるという欠点を有していた。
そこで、この発明は、従来のこのような欠点を解決する
ため、メモリセル内にスイッチング素子を設は制御信号
を用いて開閉することにより、容易にメモリの初期化を
行なうことを目的としている。
ため、メモリセル内にスイッチング素子を設は制御信号
を用いて開閉することにより、容易にメモリの初期化を
行なうことを目的としている。
上記問題点を解決するために、この発明は、従来のメモ
リセル内のフリップフロップを構成するインバータの一
方の出力端子と電源または接地端子との間に新たにスイ
ッチング素子を設け、そのゲートを、別途、制御回路に
接続した構成とし、ＲＡＭの初期設定を容易に行なえる
ようにした。
リセル内のフリップフロップを構成するインバータの一
方の出力端子と電源または接地端子との間に新たにスイ
ッチング素子を設け、そのゲートを、別途、制御回路に
接続した構成とし、ＲＡＭの初期設定を容易に行なえる
ようにした。
上記のように構成されたＲＡＭにおいて、新たに追加さ
れたスイッチング素子がＯＮするようにそのゲートに制
御信号を印加すれば、容易にメモリの初期化が行なえる
ことは明白である。通常のＲＡＭとして使用する場合に
は上記スイッチング素子がＯＦＦするような制御信号を
印加しておけばよい。
れたスイッチング素子がＯＮするようにそのゲートに制
御信号を印加すれば、容易にメモリの初期化が行なえる
ことは明白である。通常のＲＡＭとして使用する場合に
は上記スイッチング素子がＯＦＦするような制御信号を
印加しておけばよい。
以下にこの発明の実施例を図面にもとづいて説明する。
第１図はこの発明の第１の実施例であり、フリップフロ
ップを構成する第１、第２の入力信号反転装置（インバ
ータ）１．２のうち１の出力と接地端子との間にスイッ
チング素子８を設け、制御信号入力端子９に与える制御
信号により開閉する。制御信号としては、例えば電源立
上り時にパルスを出力する回路（パワーオンクリア回路
）の出力等がある。スイッチング素子８をインバータ２
の出力に接続することにより、メモリセルを逆の値に初
期化することも可能である。
ップを構成する第１、第２の入力信号反転装置（インバ
ータ）１．２のうち１の出力と接地端子との間にスイッ
チング素子８を設け、制御信号入力端子９に与える制御
信号により開閉する。制御信号としては、例えば電源立
上り時にパルスを出力する回路（パワーオンクリア回路
）の出力等がある。スイッチング素子８をインバータ２
の出力に接続することにより、メモリセルを逆の値に初
期化することも可能である。
第４図及び第５図は、それぞれこの発明の第２及び第３
の実施例である。第４図と第５図において抵抗手段に負
荷トランジスタを用いても構わない。なお、第６図（ａ
）は、この発明の第１の実施例を２層金属相補型ＭＩＳ
トランジスタで設計したパターン図、第６図（ｂ）は、
第６図（ａ）のＡ−Ａ’線に沿った断面図である。
の実施例である。第４図と第５図において抵抗手段に負
荷トランジスタを用いても構わない。なお、第６図（ａ
）は、この発明の第１の実施例を２層金属相補型ＭＩＳ
トランジスタで設計したパターン図、第６図（ｂ）は、
第６図（ａ）のＡ−Ａ’線に沿った断面図である。
この発明は以上説明したように、メモリセル内にスイッ
チング素子を新たに設けて開閉させることによりメモリ
の初期化を行なうもので、複雑な回路が不要であり、短
時間に容易にメモリの初期化を行なうことができるとい
う効果がある。
チング素子を新たに設けて開閉させることによりメモリ
の初期化を行なうもので、複雑な回路が不要であり、短
時間に容易にメモリの初期化を行なうことができるとい
う効果がある。
第１図は相補型ＭＩＳトランジスタにより構成されたこ
の発明の第１の実施例の回路図、第２図及び第３図はそ
れぞれ従来のメモリセルの構成図、第４図はＮチャネル
ＭＩＳトランジスタと抵抗手段により構成されたこの発
明の第２の実施例の回路図、第５図は第４図の中のスイ
ッチング素子８のみＰチャネルＭＩＳトランジスタに変
えたこの発明の第３の実施例の回路図、第６図（ａ）は
この発明の第１の実施例を２層金属相補型ＭＩＳトラン
ジスタで設計したパターン図、第６図（ｂ）は第６図（
ａ）のＡ−Ａ’線に沿った断面図である。 １−・・−第１の入力信号反転装置 ２−−−−・第２の入力信号反転装置 ３−・−ｂ ｉ を線 ４−・−ｂｉｔ線 ５−−−−・−ワード線 ６ −−−−一第１のスイッチング素子’ｌ−−−第２
のスイッチング素子 ８−・・−第３のスイッチング素子 ９−・−一一一制御信号入力端子 以上 出願人 セイコー電子工業株式会社 牛橋イ本記攪殻直の田ＪＥ図 第１図 り 従来の半導体記襦於買の回路図 第２図
の発明の第１の実施例の回路図、第２図及び第３図はそ
れぞれ従来のメモリセルの構成図、第４図はＮチャネル
ＭＩＳトランジスタと抵抗手段により構成されたこの発
明の第２の実施例の回路図、第５図は第４図の中のスイ
ッチング素子８のみＰチャネルＭＩＳトランジスタに変
えたこの発明の第３の実施例の回路図、第６図（ａ）は
この発明の第１の実施例を２層金属相補型ＭＩＳトラン
ジスタで設計したパターン図、第６図（ｂ）は第６図（
ａ）のＡ−Ａ’線に沿った断面図である。 １−・・−第１の入力信号反転装置 ２−−−−・第２の入力信号反転装置 ３−・−ｂ ｉ を線 ４−・−ｂｉｔ線 ５−−−−・−ワード線 ６ −−−−一第１のスイッチング素子’ｌ−−−第２
のスイッチング素子 ８−・・−第３のスイッチング素子 ９−・−一一一制御信号入力端子 以上 出願人 セイコー電子工業株式会社 牛橋イ本記攪殻直の田ＪＥ図 第１図 り 従来の半導体記襦於買の回路図 第２図
Claims (4)
- （１）出力が互いに他の入力に接続された第１及び第２
の入力信号反転装置と、前記第１の入力信号反転装置の
出力とｂｉｔ線との間に接続されワード線により開閉さ
れる第１のスイッチング素子と、前記第２の入力信号反
転装置の出力と＠ｂｉｔ＠線との間に接続されワード線
により開閉される第２のスイッチング素子と、前記第１
の入力信号反転装置と電源端子または接地端子との間に
接続され、制御信号により開閉される第３のスイッチン
グ素子とから成る半導体記憶装置。 - （２）前記第１及び第２の入力信号反転装置が相補型Ｍ
ＩＳトランジスタにより構成され、前記第１及び第２の
スイッチング素子がＮチャネルＭＩＳトランジスタより
成り、前記第３のスイッチング素子がＰチャネルＭＩＳ
トランジスタであることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。 - （３）前記第１及び第２の入力信号反転装置がＮチャネ
ルＭＩＳトランジスタと抵抗手段により構成され、前記
第１、第２、第３のスイッチング素子がＮチャネルＭＩ
Ｓトランジスタであることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 - （４）前記第１及び第２の入力信号反転装置がＮチャネ
ルＭＩＳトランジスタと抵抗手段により構成され、前記
第１及び第２のスイッチング素子がＮチャネルＭＩＳト
ランジスタより成り、前記第３のスイッチング素子がＰ
チャネルＭＩＳトランジスタより成ることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098689A JPS61255593A (ja) | 1985-05-09 | 1985-05-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098689A JPS61255593A (ja) | 1985-05-09 | 1985-05-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255593A true JPS61255593A (ja) | 1986-11-13 |
Family
ID=14226473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098689A Pending JPS61255593A (ja) | 1985-05-09 | 1985-05-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205894A (ja) * | 1987-02-20 | 1988-08-25 | Nec Corp | 記憶回路 |
| JPH04247394A (ja) * | 1991-01-31 | 1992-09-03 | Kawasaki Steel Corp | メモリセル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165882A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electric Ind Co Ltd | 半導体メモリ回路 |
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
-
1985
- 1985-05-09 JP JP60098689A patent/JPS61255593A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165882A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electric Ind Co Ltd | 半導体メモリ回路 |
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205894A (ja) * | 1987-02-20 | 1988-08-25 | Nec Corp | 記憶回路 |
| JPH04247394A (ja) * | 1991-01-31 | 1992-09-03 | Kawasaki Steel Corp | メモリセル |
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