JPS63310033A - マルチプロセッサ診断方式 - Google Patents
マルチプロセッサ診断方式Info
- Publication number
- JPS63310033A JPS63310033A JP62146121A JP14612187A JPS63310033A JP S63310033 A JPS63310033 A JP S63310033A JP 62146121 A JP62146121 A JP 62146121A JP 14612187 A JP14612187 A JP 14612187A JP S63310033 A JPS63310033 A JP S63310033A
- Authority
- JP
- Japan
- Prior art keywords
- data transfer
- main storage
- bus
- data
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はマルチプロセッサ診断方式に関し、特にマルチ
プロセッサシステムの立上時の初期診断に関する。
プロセッサシステムの立上時の初期診断に関する。
従来技術
従来、この種のマルチプロセッサシステムでは、マルチ
プロセッサシステムを構成する各中央プロセッサ部のう
ち主となる中央プロセッサ部のみが主記憶部の試験を初
期診断として行っている。また、マルチプロセッサシス
テムを構成する各Ｉ／Ｑ （１ｎｐｕｔ１０ｕｔｐｕｔ
）制御プロセッサ部では自装置の診断（たとえば、プロ
セッナからアクセスされるフリップ７０ツブ、レジスタ
、キャッシュ、ローカルメモリなどの診断や、プロセッ
サの命令実行試験など）のみが行われ、各Ｉ１０制御プ
ロセッサ部と主記憶部との門のデータ転送による接続試
験は行われていなかった。
プロセッサシステムを構成する各中央プロセッサ部のう
ち主となる中央プロセッサ部のみが主記憶部の試験を初
期診断として行っている。また、マルチプロセッサシス
テムを構成する各Ｉ／Ｑ （１ｎｐｕｔ１０ｕｔｐｕｔ
）制御プロセッサ部では自装置の診断（たとえば、プロ
セッナからアクセスされるフリップ７０ツブ、レジスタ
、キャッシュ、ローカルメモリなどの診断や、プロセッ
サの命令実行試験など）のみが行われ、各Ｉ１０制御プ
ロセッサ部と主記憶部との門のデータ転送による接続試
験は行われていなかった。
このような従来のマルチプロセッサシステムの立上時の
初期診断では、主となる中央プロセッサ部のみが主記憶
部の試験を行っていたので、主となる中央プロセッサ部
以外の他の中央プロセッサ部による主記憶部の試験が行
われず、これら他の中央プロセッサ部と主記憶部との接
続性がチェックできないという欠点がある。また、各Ｉ
１０制御プロセッサ部と主記憶部との間のデータ転送に
よる接続試験が行われていなかったので、各Ｉ１０制御
ブＯセッサ部と主記憶部との接続性のチェックができず
、システムの初期診断による障害の早期発見を行うこと
ができないという欠点がある。
初期診断では、主となる中央プロセッサ部のみが主記憶
部の試験を行っていたので、主となる中央プロセッサ部
以外の他の中央プロセッサ部による主記憶部の試験が行
われず、これら他の中央プロセッサ部と主記憶部との接
続性がチェックできないという欠点がある。また、各Ｉ
１０制御プロセッサ部と主記憶部との間のデータ転送に
よる接続試験が行われていなかったので、各Ｉ１０制御
ブＯセッサ部と主記憶部との接続性のチェックができず
、システムの初期診断による障害の早期発見を行うこと
ができないという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、各中央処理装置と主記憶装置との接続性
のチェックおよび各入出力制御装置と主記憶装置との接
続性のチェックを行うことができ、診断範囲を拡充し、
故障検出率を向上させて信頼性の高いマルチプロセッサ
システムを実現することができるマルチプロセッサ診断
方式の提供を目的とする。
されたもので、各中央処理装置と主記憶装置との接続性
のチェックおよび各入出力制御装置と主記憶装置との接
続性のチェックを行うことができ、診断範囲を拡充し、
故障検出率を向上させて信頼性の高いマルチプロセッサ
システムを実現することができるマルチプロセッサ診断
方式の提供を目的とする。
発明の構成
本発明によるマルチプロセッサ診断方式は、主記憶装置
と、複数の中央処理装置と、複数の入出力制御装置とに
より構成されたマルチプロセッサシステムのマルチプロ
セッサ診断方式であって、前記主記憶装置と前記複数の
中央処理装置と前記複数の入出力制御装置とにおける相
互間のデータ転送を制御するデータ転送制御手段を設け
、前記マルチプロセッサシステムの立上時に、前記デー
タ転送制御手段により前記データ転送を制御して各装置
間における接続試験を行うようにしたことを特徴とする
。
と、複数の中央処理装置と、複数の入出力制御装置とに
より構成されたマルチプロセッサシステムのマルチプロ
セッサ診断方式であって、前記主記憶装置と前記複数の
中央処理装置と前記複数の入出力制御装置とにおける相
互間のデータ転送を制御するデータ転送制御手段を設け
、前記マルチプロセッサシステムの立上時に、前記デー
タ転送制御手段により前記データ転送を制御して各装置
間における接続試験を行うようにしたことを特徴とする
。
実施例
次に；本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるマルチプロセ
ッサシステムは、記憶制御部を含む主記憶部１と、中央
プロセッサ部（以下ＣＰｔＪとする） ２−ｉ （ｉ
＝１ 、２．−・−・、 ｎ）と、ｌ１０ｔｉＩＩＩＩ
ｌフロセッサ部（以下１０Ｃ，！：する）３−Ｂ：、優
先順位／データ転送制御部（以下ＰＩＣとする）４とに
より構成されている。主記憶部１と各ＣＰＬＪ２−ｉと
はメモリバス１０１で接続され、各ＣＰＵ２−ｉと各ｔ
ｏｃ３−＋とはＩ１０バス１０２で接続されている。メ
モリバス１０１とＩ１０バス１０２とは夫々アドレス線
とデータ線と制御ｌ線との３種類からなっている。
る。図において、本発明の一実施例によるマルチプロセ
ッサシステムは、記憶制御部を含む主記憶部１と、中央
プロセッサ部（以下ＣＰｔＪとする） ２−ｉ （ｉ
＝１ 、２．−・−・、 ｎ）と、ｌ１０ｔｉＩＩＩＩ
ｌフロセッサ部（以下１０Ｃ，！：する）３−Ｂ：、優
先順位／データ転送制御部（以下ＰＩＣとする）４とに
より構成されている。主記憶部１と各ＣＰＬＪ２−ｉと
はメモリバス１０１で接続され、各ＣＰＵ２−ｉと各ｔ
ｏｃ３−＋とはＩ１０バス１０２で接続されている。メ
モリバス１０１とＩ１０バス１０２とは夫々アドレス線
とデータ線と制御ｌ線との３種類からなっている。
ＰｔＯ２はメモリバス１０１の使用権制御と、Ｉ１０バ
ス１０２の使用権制御と、メモリバス１０１とＩ１０バ
ス１０２との間のデータ転送制御とを司る。
ス１０２の使用権制御と、メモリバス１０１とＩ１０バ
ス１０２との間のデータ転送制御とを司る。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
このマルチプロセッサシステムに電源が投入されると、
各ＣＰＵ２−ｉと各１００３−ｉとは夫々自己診断を開
始する。この自己診断プログラムは通常各装置に設けら
れているＲＯＭ（図示せず）内に格納されている。
各ＣＰＵ２−ｉと各１００３−ｉとは夫々自己診断を開
始する。この自己診断プログラムは通常各装置に設けら
れているＲＯＭ（図示せず）内に格納されている。
１０Ｃ３−ｉにはＲＯＭが設けられているものと、ＲＯ
Ｍが設けられていないものとがあるが、ＲＯＭが設けら
れていない場合は通常ＣＰｔＪ （マスタプロセッサ）
の制御のもとに、主記憶部１からＲＯＭが設けられてい
ないＩＯＣのローカルメモリ内に診断プログラムがダウ
ンロードされる。
Ｍが設けられていないものとがあるが、ＲＯＭが設けら
れていない場合は通常ＣＰｔＪ （マスタプロセッサ）
の制御のもとに、主記憶部１からＲＯＭが設けられてい
ないＩＯＣのローカルメモリ内に診断プログラムがダウ
ンロードされる。
各ＣＰＵ２−ｉおよび各１００３−ｉは夫々自己診断が
終了した時点で、ＰｔＯ２に対してバス獲得要求を出力
する。すなわち、各ｃｐｕ２−；はメモリバス１０１の
バス獲得要求を出力し、各１００３−１はＩ１０バス１
０２およびメモリバス１０１のバス獲得要求を出力する
。このとき、各ＣＰＵ２−ｉと各１ｏｃ３−＋とからの
主記憶部１に対するアクセスアドレスは重複しないよう
に設定される。
終了した時点で、ＰｔＯ２に対してバス獲得要求を出力
する。すなわち、各ｃｐｕ２−；はメモリバス１０１の
バス獲得要求を出力し、各１００３−１はＩ１０バス１
０２およびメモリバス１０１のバス獲得要求を出力する
。このとき、各ＣＰＵ２−ｉと各１ｏｃ３−＋とからの
主記憶部１に対するアクセスアドレスは重複しないよう
に設定される。
この方法は、たとえば、各装置内にスイッチなどを設け
ておくことにより、各ＣＰＵ２−ｉおよび各ｌ０Ｃ３−
；のアクセスアドレスの一意性は容易に設定可能である
。
ておくことにより、各ＣＰＵ２−ｉおよび各ｌ０Ｃ３−
；のアクセスアドレスの一意性は容易に設定可能である
。
各ｃｐｕ２−；および各１００３−ｉからは夫々バス獲
得要求信号１０３−ｉ 、 １０４−ｉがＰｔＯ２に出
力され、ＰｔＯ２ではこのバス獲得要求信号１０３−ｉ
。
得要求信号１０３−ｉ 、 １０４−ｉがＰｔＯ２に出
力され、ＰｔＯ２ではこのバス獲得要求信号１０３−ｉ
。
１０４−ｉにより優先順位が判定される。
ＰｔＯ２でバス獲得要求信号１０３−１の要求が通った
とすると、バス使用許可信号１０５−１がＰｔＯ２から
ＣＰＵ２−１に発行され、ＣＰＵ２−１は主記憶部１と
のデータ転送を開始する。
とすると、バス使用許可信号１０５−１がＰｔＯ２から
ＣＰＵ２−１に発行され、ＣＰＵ２−１は主記憶部１と
のデータ転送を開始する。
また、ＰｔＯ２でバス獲得要求信号１０４−１の要求が
通ったとすると、バス使用許可信号１０６−１がＰＩＧ
４からｌ０Ｃ３−１に発行され、ｌ０Ｃ３−１は主記憶
部１とのデータ転送を開始する。同様に、各ＣＰＵ２−
ｉおよび各ｔｏｃ３−＋からのバス獲得要求信号１０３
−ｉ 、 １０４−ｉが夫々通ると、バス使用許可信号
１０５−ｉ 、 １０６−ｉが夫々各ＣＰｔＪ２−ｉお
よび各１０Ｃ３−ｉに発行される。
通ったとすると、バス使用許可信号１０６−１がＰＩＧ
４からｌ０Ｃ３−１に発行され、ｌ０Ｃ３−１は主記憶
部１とのデータ転送を開始する。同様に、各ＣＰＵ２−
ｉおよび各ｔｏｃ３−＋からのバス獲得要求信号１０３
−ｉ 、 １０４−ｉが夫々通ると、バス使用許可信号
１０５−ｉ 、 １０６−ｉが夫々各ＣＰｔＪ２−ｉお
よび各１０Ｃ３−ｉに発行される。
各ＣＰＵ２−ｉおよび各１００３−ｉはこのデータ転送
により主記憶部にデータを書込み、その書込んだデータ
を読出して、これら書込みデータと読出しデータとを比
較することにより主記憶部１の試験を行う。
により主記憶部にデータを書込み、その書込んだデータ
を読出して、これら書込みデータと読出しデータとを比
較することにより主記憶部１の試験を行う。
１０Ｃ３−ｉからバスＭ得要求信号１０４−ｉが出力さ
れると、メモリバス１０１およびＩ１０バス１０２の両
方が使用許可のときに、ＰＩＧ４はバス使用許可信号１
０６−ｉをｌ０Ｃ３−ｉに返送する。また、１０Ｃ３−
ｉにはＰＩＧ４を介さずに、直接主記憶部１とデータ転
送を行うＤＭＡ （ダイレクトメモリアクセス）機能を
有するものもある。
れると、メモリバス１０１およびＩ１０バス１０２の両
方が使用許可のときに、ＰＩＧ４はバス使用許可信号１
０６−ｉをｌ０Ｃ３−ｉに返送する。また、１０Ｃ３−
ｉにはＰＩＧ４を介さずに、直接主記憶部１とデータ転
送を行うＤＭＡ （ダイレクトメモリアクセス）機能を
有するものもある。
ここで、データ転送の方法については従来技術と同様で
あり、特に説明は行わない。
あり、特に説明は行わない。
このように、マルチプロセッサシステムの立上時の初期
診断において、各ＣＰｔＪ２−ｉと主記憶部１との間で
データ転送を行わせ、各ＣＰＵ２−ｉ夫々と主記憶部１
との接続試験を行うことによって、主記憶部１と各ｃｐ
ｕ２−１との間の接続の正当性をチェックすることがで
きる。また、各１００３−１と主記憶部１との間でデー
タ転送を行わせ、各１０Ｃ３−ｉと主記憶部１との接続
試験を行うことによって、主記憶部１と各Ｉｏｃ３−ｔ
との間の接続の正当性をチェックすることができる。こ
れにより、システムの初期診断において障害の早期発見
を行うことができ、故障検出率を向上させて信頼性の高
いシステムを実現することができる。さらに、各ＣＰｔ
Ｊ２−ｉおよび各１００３−ｉと主記憶部１との接続試
験を行うことにより、マルチプロセッサシステムの診断
範囲を拡充することができる。
診断において、各ＣＰｔＪ２−ｉと主記憶部１との間で
データ転送を行わせ、各ＣＰＵ２−ｉ夫々と主記憶部１
との接続試験を行うことによって、主記憶部１と各ｃｐ
ｕ２−１との間の接続の正当性をチェックすることがで
きる。また、各１００３−１と主記憶部１との間でデー
タ転送を行わせ、各１０Ｃ３−ｉと主記憶部１との接続
試験を行うことによって、主記憶部１と各Ｉｏｃ３−ｔ
との間の接続の正当性をチェックすることができる。こ
れにより、システムの初期診断において障害の早期発見
を行うことができ、故障検出率を向上させて信頼性の高
いシステムを実現することができる。さらに、各ＣＰｔ
Ｊ２−ｉおよび各１００３−ｉと主記憶部１との接続試
験を行うことにより、マルチプロセッサシステムの診断
範囲を拡充することができる。
発明の詳細
な説明したように本発明によれば、マルチプロセッサシ
ステムの立上時の初期診断において、マルチプロセッサ
システムを構成する主記憶装置と複数の中央処理装置と
複数の入出力制御装置とにおける相互間のデータ転送を
行って各装置間の接続試験を行わせるようにすることよ
って、各中央処理装置と主記憶装置との接続性のチェッ
クおよび各入出力制御装置と主記憶装置との接続性のチ
ェックを行うことができ、診断範囲を拡充し、故障検出
率を向上させて信頼性の高いマルチプロセッサシステム
を実現することができるという効果がある。
ステムの立上時の初期診断において、マルチプロセッサ
システムを構成する主記憶装置と複数の中央処理装置と
複数の入出力制御装置とにおける相互間のデータ転送を
行って各装置間の接続試験を行わせるようにすることよ
って、各中央処理装置と主記憶装置との接続性のチェッ
クおよび各入出力制御装置と主記憶装置との接続性のチ
ェックを行うことができ、診断範囲を拡充し、故障検出
率を向上させて信頼性の高いマルチプロセッサシステム
を実現することができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・主記憶部 ２−１〜２−ｎ・・・・・・中央プロセッサ部（ＣＰＵ
）３−１〜３−ｎ・・・・・・Ｉ１０υ制御プロセッサ
部（ＩＯＣ） ４・・・・・・優先順位／データ転送制御部（ＰＩＧ） １０１・・・・・・′メモリバス １０２・・・・・・Ｉ１０バス
る。 主要部分の符号の説明 １・・・・・・主記憶部 ２−１〜２−ｎ・・・・・・中央プロセッサ部（ＣＰＵ
）３−１〜３−ｎ・・・・・・Ｉ１０υ制御プロセッサ
部（ＩＯＣ） ４・・・・・・優先順位／データ転送制御部（ＰＩＧ） １０１・・・・・・′メモリバス １０２・・・・・・Ｉ１０バス
Claims (1)
- 主記憶装置と、複数の中央処理装置と、複数の入出力制
御装置とにより構成されたマルチプロセッサシステムの
マルチプロセッサ診断方式であって、前記主記憶装置と
前記複数の中央処理装置と前記複数の入出力制御装置と
における相互間のデータ転送を制御するデータ転送制御
手段を設け、前記マルチプロセッサシステムの立上時に
、前記データ転送制御手段により前記データ転送を制御
して各装置間における接続試験を行うようにしたことを
特徴とするマルチプロセッサ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146121A JPS63310033A (ja) | 1987-06-11 | 1987-06-11 | マルチプロセッサ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146121A JPS63310033A (ja) | 1987-06-11 | 1987-06-11 | マルチプロセッサ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310033A true JPS63310033A (ja) | 1988-12-19 |
Family
ID=15400627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146121A Pending JPS63310033A (ja) | 1987-06-11 | 1987-06-11 | マルチプロセッサ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168329A (ja) * | 1988-12-22 | 1990-06-28 | Tsudakoma Corp | 電気制御システムの異常診断装置 |
-
1987
- 1987-06-11 JP JP62146121A patent/JPS63310033A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168329A (ja) * | 1988-12-22 | 1990-06-28 | Tsudakoma Corp | 電気制御システムの異常診断装置 |
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