JPH04247626A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04247626A JPH04247626A JP3358391A JP3358391A JPH04247626A JP H04247626 A JPH04247626 A JP H04247626A JP 3358391 A JP3358391 A JP 3358391A JP 3358391 A JP3358391 A JP 3358391A JP H04247626 A JPH04247626 A JP H04247626A
- Authority
- JP
- Japan
- Prior art keywords
- source
- gate electrode
- electrode
- active layer
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型の半導体装
置に関する。
置に関する。
【０００２】
【従来の技術】図９に従来の基本的なＦＥＴ（電界効果
型トランジスタ）の構造を示す。従来のＦＥＴにあって
は、よく知られているように、ＧａＡｓのような半絶縁
性基板５１の表面に形成された活性層５２の上面にソー
ス電極５３及びドレイン電極５４を設け、ソース及びド
レイン電極５３，５４間にゲート電極５５を設けた構造
をしている。
型トランジスタ）の構造を示す。従来のＦＥＴにあって
は、よく知られているように、ＧａＡｓのような半絶縁
性基板５１の表面に形成された活性層５２の上面にソー
ス電極５３及びドレイン電極５４を設け、ソース及びド
レイン電極５３，５４間にゲート電極５５を設けた構造
をしている。
【０００３】
【発明が解決しようとする課題】しかしながら、図９の
ような構造のＦＥＴであると、ソース及びドレイン電極
間にゲート電極が存在しており、ゲート長Ｄの寸法にも
制約があるため、現在の技術ではソース及びドレイン電
極間の距離Ｌを短くすることが難しく、そのため電子移
動距離が長くなって、ＦＥＴをより高周波化することが
困難であった。
ような構造のＦＥＴであると、ソース及びドレイン電極
間にゲート電極が存在しており、ゲート長Ｄの寸法にも
制約があるため、現在の技術ではソース及びドレイン電
極間の距離Ｌを短くすることが難しく、そのため電子移
動距離が長くなって、ＦＥＴをより高周波化することが
困難であった。
【０００４】また、ソース及びドレイン電極は同時に形
成されることが多いため、両電極間の距離Ｌは精度を得
易く、一定の長さにすることができるが、ゲート電極は
ソース及びドレイン電極とは別途に形成されるため、ソ
ース及びゲート電極間の距離ｄ１とゲート及びドレイン
電極間の距離ｄ２との大きさにバラツキが生じ、ｄ１と
ｄ２の比がずれ易くてＦＥＴの特性に悪影響を及ぼすと
いう問題があった。
成されることが多いため、両電極間の距離Ｌは精度を得
易く、一定の長さにすることができるが、ゲート電極は
ソース及びドレイン電極とは別途に形成されるため、ソ
ース及びゲート電極間の距離ｄ１とゲート及びドレイン
電極間の距離ｄ２との大きさにバラツキが生じ、ｄ１と
ｄ２の比がずれ易くてＦＥＴの特性に悪影響を及ぼすと
いう問題があった。
【０００５】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、ゲート電
極の位置ずれによる特性のバラツキを防止し、またソー
ス及びドレイン電極間の距離を短くすることによって高
周波特性を向上させることができる半導体装置を提供す
ることにある。
されたものであり、その目的とするところは、ゲート電
極の位置ずれによる特性のバラツキを防止し、またソー
ス及びドレイン電極間の距離を短くすることによって高
周波特性を向上させることができる半導体装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体活性層の上下両面のうち、いずれか一方の面にソ
ース電極とドレイン電極をほぼ平行に配置し、前記半導
体活性層の他方の面においてゲート電極をソース及びド
レイン電極に対してねじれ位置で交差するように配置し
たことを特徴としている。
半導体活性層の上下両面のうち、いずれか一方の面にソ
ース電極とドレイン電極をほぼ平行に配置し、前記半導
体活性層の他方の面においてゲート電極をソース及びド
レイン電極に対してねじれ位置で交差するように配置し
たことを特徴としている。
【０００７】
【作用】本発明にあっては、半導体活性層の一方の面に
ソース電極及びドレイン電極を配置し、他方の面にゲー
ト電極を配置しているので、ソース及びドレイン電極間
にゲート電極が挟まれておらず、少なくともゲート長の
分だけソース及びドレイン電極間の距離を短くすること
ができる。このため、ソース及びドレイン電極間の電子
移動距離が短くなり、より高周波領域で用いることので
きる半導体装置を製作することができる。
ソース電極及びドレイン電極を配置し、他方の面にゲー
ト電極を配置しているので、ソース及びドレイン電極間
にゲート電極が挟まれておらず、少なくともゲート長の
分だけソース及びドレイン電極間の距離を短くすること
ができる。このため、ソース及びドレイン電極間の電子
移動距離が短くなり、より高周波領域で用いることので
きる半導体装置を製作することができる。
【０００８】また、ソース及びドレイン電極とゲート電
極とは平行でなく、ねじれの関係となるように配置され
ているので、ゲート電極の位置ずれによって半導体装置
の特性にバラツキが発生しにくく、従来例と比べて電極
形成の際の位置合わせ精度に対する要求が緩くなり、良
品率を向上させられる。
極とは平行でなく、ねじれの関係となるように配置され
ているので、ゲート電極の位置ずれによって半導体装置
の特性にバラツキが発生しにくく、従来例と比べて電極
形成の際の位置合わせ精度に対する要求が緩くなり、良
品率を向上させられる。
【０００９】
【実施例】以下、本発明の実施例を添付図に基づいて詳
述する。図２、図３及び図１は、本発明に係る半導体装
置の一実施例を製造順序に沿って説明している。まず図
２に示すように、半絶縁性ＧａＡｓ基板１の表面にバス
バー２と、バスバー２から延びた櫛歯状をした複数本の
平行なゲート電極３が形成される。このバスバー２及び
ゲート電極３は、例えばＭＯＣＶＤ装置（ｍｅｔａｌｏ
ｒｇａｎｉｃ ＣＶＤ ｓｙｓｔｅｍ）等を用いて製作
することができる。ついで、図３のように、ＭＯＣＶＤ
法やエピタキシャル法等により、半絶縁性ＧａＡｓ基板
１の表面にゲート電極を覆うようにして、半導体活性層
を形成する。この後、図３に示すように、半導体活性層
４の上面に対向した一対のバスバー５，６と、各バスバ
ー５，６から延びた櫛歯状をした複数本のソース電極７
及びドレイン電極８を同時に設ける。ソース電極７とド
レイン電極８とは、平行となるよう交互に配置されてお
り、しかも、ソース及びドレイン電極７，８とゲート電
極とは、ねじれの位置関係となるよう半導体活性層４の
上下面で立体的に交差させられている。
述する。図２、図３及び図１は、本発明に係る半導体装
置の一実施例を製造順序に沿って説明している。まず図
２に示すように、半絶縁性ＧａＡｓ基板１の表面にバス
バー２と、バスバー２から延びた櫛歯状をした複数本の
平行なゲート電極３が形成される。このバスバー２及び
ゲート電極３は、例えばＭＯＣＶＤ装置（ｍｅｔａｌｏ
ｒｇａｎｉｃ ＣＶＤ ｓｙｓｔｅｍ）等を用いて製作
することができる。ついで、図３のように、ＭＯＣＶＤ
法やエピタキシャル法等により、半絶縁性ＧａＡｓ基板
１の表面にゲート電極を覆うようにして、半導体活性層
を形成する。この後、図３に示すように、半導体活性層
４の上面に対向した一対のバスバー５，６と、各バスバ
ー５，６から延びた櫛歯状をした複数本のソース電極７
及びドレイン電極８を同時に設ける。ソース電極７とド
レイン電極８とは、平行となるよう交互に配置されてお
り、しかも、ソース及びドレイン電極７，８とゲート電
極とは、ねじれの位置関係となるよう半導体活性層４の
上下面で立体的に交差させられている。
【００１０】図１〜図３では、ゲート電極３、ソース電
極７及びドレイン電極８は、それぞれ多数本の電極によ
って構成されているが、これらの各電極３，７，８は１
本もしくは２以上の複数本であってもよい。また、図１
ではソース及びドレイン電極７，８とゲート電極３とは
、半導体活性層４の上下面でほぼ直交しているが、９０
°以外の角度で交差していてもよい。ただし、電子の移
動距離を考慮すると、ゲート電極３とソース及びドレイ
ン電極７，８とは平行としてはならず、またあまり平行
に近いことも好ましくない。また、図１の構成とは逆に
、半導体活性層４の下面にソース及びドレイン電極７，
８を配置し、半導体活性層４の上面にゲート電極３をね
じれの位置関係となるように配置してもよい。
極７及びドレイン電極８は、それぞれ多数本の電極によ
って構成されているが、これらの各電極３，７，８は１
本もしくは２以上の複数本であってもよい。また、図１
ではソース及びドレイン電極７，８とゲート電極３とは
、半導体活性層４の上下面でほぼ直交しているが、９０
°以外の角度で交差していてもよい。ただし、電子の移
動距離を考慮すると、ゲート電極３とソース及びドレイ
ン電極７，８とは平行としてはならず、またあまり平行
に近いことも好ましくない。また、図１の構成とは逆に
、半導体活性層４の下面にソース及びドレイン電極７，
８を配置し、半導体活性層４の上面にゲート電極３をね
じれの位置関係となるように配置してもよい。
【００１１】次に、図４、図５、図６及び図７に従って
本発明の半導体装置の動作を説明する。図４ないし図７
においては、厚さａ＝０．１〜０．２μの半導体活性層
４の上面に１本のソース電極７と１本のドレイン電極８
を０．５μの間隔をあけて配置し、半導体活性層４の下
面に２本のゲート電極３をｃ＝１μの間隔をあけて配置
し、ソース及びドレイン電極７，８とゲート電極３をね
じれの位置関係となるように９０°の角度で交差させた
ものを示している。
本発明の半導体装置の動作を説明する。図４ないし図７
においては、厚さａ＝０．１〜０．２μの半導体活性層
４の上面に１本のソース電極７と１本のドレイン電極８
を０．５μの間隔をあけて配置し、半導体活性層４の下
面に２本のゲート電極３をｃ＝１μの間隔をあけて配置
し、ソース及びドレイン電極７，８とゲート電極３をね
じれの位置関係となるように９０°の角度で交差させた
ものを示している。
【００１２】しかして、ゲート電極３にバイアス電圧が
印加されていない場合には、図４に示すように、ソース
電極７からドレイン電極８に向けて半導体活性層４内を
電流１０が流れる。これに対し、ゲート電極３に小さな
バイアス電圧を印加すると、図５に示すように、ゲート
電極３から半導体活性層４に向けて空乏層９が広がり、
ソース電極７からドレイン電極８に向けて電流１０が流
れる面積が小さくなり、電流量が減少する。さらに、ゲ
ート電極３に加えるバイアス電圧を大きくすると、図６
に示すように、空乏層９がソース及びドレイン電極７，
８に達し、電流１０の流れる面積がより小さくなり、電
流量が一層減少する。さらに、ゲート電極３に印加する
バイアス電圧を充分大きくなり、隣り合ったゲート電極
３から広がる空乏層９同志が連続すると、図７に示すよ
うにソース電極７とドレイン電極８との間で電流が流れ
ることができなくなり、電流が完全に遮断される。
印加されていない場合には、図４に示すように、ソース
電極７からドレイン電極８に向けて半導体活性層４内を
電流１０が流れる。これに対し、ゲート電極３に小さな
バイアス電圧を印加すると、図５に示すように、ゲート
電極３から半導体活性層４に向けて空乏層９が広がり、
ソース電極７からドレイン電極８に向けて電流１０が流
れる面積が小さくなり、電流量が減少する。さらに、ゲ
ート電極３に加えるバイアス電圧を大きくすると、図６
に示すように、空乏層９がソース及びドレイン電極７，
８に達し、電流１０の流れる面積がより小さくなり、電
流量が一層減少する。さらに、ゲート電極３に印加する
バイアス電圧を充分大きくなり、隣り合ったゲート電極
３から広がる空乏層９同志が連続すると、図７に示すよ
うにソース電極７とドレイン電極８との間で電流が流れ
ることができなくなり、電流が完全に遮断される。
【００１３】このような構造にあっては、ゲート電極３
がソース及びドレイン電極７，８と異なる面に形成され
ているので、ソース及びドレイン電極７，８間の距離ｂ
を小さくでき、しかも、ソース及びドレイン電極７，８
は一般に同時に形成することができるので、精度よく小
さな間隔で配置することができる。このため、キャリア
の移動距離が短くなり、高周波特性を良好にすることが
できる。また、ゲート電極３の本数が少ない場合には、
ソース及びドレイン電極７，８との位置合わせの問題が
生じる可能性もあるが、ある程度ゲート電極３の本数を
増すことにより、ゲート電極３の形成位置による特性の
バラツキをなくすことができる。ただし、あまりゲート
電極３を多数本にすると寄生容量が増大するので、適当
な本数にゲート電極を設定するのが好ましい。
がソース及びドレイン電極７，８と異なる面に形成され
ているので、ソース及びドレイン電極７，８間の距離ｂ
を小さくでき、しかも、ソース及びドレイン電極７，８
は一般に同時に形成することができるので、精度よく小
さな間隔で配置することができる。このため、キャリア
の移動距離が短くなり、高周波特性を良好にすることが
できる。また、ゲート電極３の本数が少ない場合には、
ソース及びドレイン電極７，８との位置合わせの問題が
生じる可能性もあるが、ある程度ゲート電極３の本数を
増すことにより、ゲート電極３の形成位置による特性の
バラツキをなくすことができる。ただし、あまりゲート
電極３を多数本にすると寄生容量が増大するので、適当
な本数にゲート電極を設定するのが好ましい。
【００１４】図８に本発明の別な実施例を示す。この実
施例では、半絶縁性ＧａＡｓ基板１上に半導体活性層４
を形成した後、半絶縁性ＧａＡｓ基板１から半導体活性
層４に向けて１本もしくは２本以上の平行な溝１１を切
入し、この溝１１内において半導体活性層４の下面にゲ
ート電極３を設け、ゲート電極３の形成後、溝１１を何
らかの充填剤１２で埋め、その後半導体活性層４の上面
にソース及びドレイン電極７，８を形成して、ソース及
びドレイン電極７，８とゲート電極３をねじれ配置する
ようにしてもよい。
施例では、半絶縁性ＧａＡｓ基板１上に半導体活性層４
を形成した後、半絶縁性ＧａＡｓ基板１から半導体活性
層４に向けて１本もしくは２本以上の平行な溝１１を切
入し、この溝１１内において半導体活性層４の下面にゲ
ート電極３を設け、ゲート電極３の形成後、溝１１を何
らかの充填剤１２で埋め、その後半導体活性層４の上面
にソース及びドレイン電極７，８を形成して、ソース及
びドレイン電極７，８とゲート電極３をねじれ配置する
ようにしてもよい。
【００１５】なお、ゲート電極の幅と半導体活性層の厚
みや不純物濃度を設定することにより、最初から空乏層
が半導体活性層の全体を覆っており、バイアス電圧を印
加することによって電流が流れるエンハンスメント形の
半導体装置とすることも可能である。
みや不純物濃度を設定することにより、最初から空乏層
が半導体活性層の全体を覆っており、バイアス電圧を印
加することによって電流が流れるエンハンスメント形の
半導体装置とすることも可能である。
【００１６】
【発明の効果】本発明によれば、ソース及びドレイン電
極間にゲート電極がないため、ソース及びドレイン電極
間の距離を従来よりも飛躍的に短くすることが可能とな
り、従来に比べて約１／１０程度に短くできる。さらに
、ゲート電極がソース及びドレイン電極とねじれの位置
関係となるように交差させて配置しているので、ゲート
電極の位置ずれによる半導体特性のバラツキがなくなり
、従来例と比べると電極形成の際の位置合わせ精度に対
する要求がはるかに緩くなり、良品率を向上させること
ができる。すなわち、本発明によれば、電界効果型半導
体装置の一層の高周波化を図りつつその良品率を向上さ
せることができる。
極間にゲート電極がないため、ソース及びドレイン電極
間の距離を従来よりも飛躍的に短くすることが可能とな
り、従来に比べて約１／１０程度に短くできる。さらに
、ゲート電極がソース及びドレイン電極とねじれの位置
関係となるように交差させて配置しているので、ゲート
電極の位置ずれによる半導体特性のバラツキがなくなり
、従来例と比べると電極形成の際の位置合わせ精度に対
する要求がはるかに緩くなり、良品率を向上させること
ができる。すなわち、本発明によれば、電界効果型半導
体装置の一層の高周波化を図りつつその良品率を向上さ
せることができる。
【図１】本発明の一実施例を示す斜視図である。
【図２】同上の実施例の製造方法を示す斜視図である。
【図３】同上の実施例の製造方法を示す斜視図である。
【図４】同上の半導体装置の動作を説明する断面図であ
る。
る。
【図５】同上の半導体装置の動作を説明する図であって
、ゲート電極の印加電圧が比較的小さい場合の状態を示
す断面図である。
、ゲート電極の印加電圧が比較的小さい場合の状態を示
す断面図である。
【図６】同上の半導体装置の動作を説明する図であって
、ゲート電極の印加電圧が中くらいの場合における状態
を示す断面図である。
、ゲート電極の印加電圧が中くらいの場合における状態
を示す断面図である。
【図７】同上の半導体装置の動作を説明する図であって
、ゲート電極の印加電圧を充分に大きくした場合におけ
る状態を示す断面図である。
、ゲート電極の印加電圧を充分に大きくした場合におけ
る状態を示す断面図である。
【図８】本発明の別な実施例を示す断面図である。
【図９】従来例のＦＥＴの構造を示す断面図である。
３ ゲート電極
４ 半導体活性層
７ ソース電極
８ ドレイン電極
Claims (1)
- 【請求項１】 半導体活性層の上下両面のうち、いず
れか一方の面にソース電極とドレイン電極をほぼ平行に
配置し、前記半導体活性層の他方の面においてゲート電
極をソース及びドレイン電極に対してねじれ位置で交差
するように配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358391A JPH04247626A (ja) | 1991-02-01 | 1991-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358391A JPH04247626A (ja) | 1991-02-01 | 1991-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247626A true JPH04247626A (ja) | 1992-09-03 |
Family
ID=12390548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3358391A Pending JPH04247626A (ja) | 1991-02-01 | 1991-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247626A (ja) |
-
1991
- 1991-02-01 JP JP3358391A patent/JPH04247626A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4194283A (en) | Process for the production of a single transistor memory cell | |
| US4554570A (en) | Vertically integrated IGFET device | |
| US4482907A (en) | Planar-type field-effect transistor having metallized-well electrodes and a method of fabrication of said transistor | |
| KR850005173A (ko) | 반도체 장치 및 그의 제조방법 | |
| US3657614A (en) | Mis array utilizing field induced junctions | |
| US3942241A (en) | Semiconductor devices and methods of manufacturing same | |
| JPH09505691A (ja) | Ｍｏｓ−ゲート式半導体デバイスのための改良されたメッシュ形状 | |
| US4179793A (en) | Method of making a charge transfer device | |
| JPH0834312B2 (ja) | 縦形電界効果トランジスタ | |
| JP2566210B2 (ja) | 半導体デバイス | |
| US4735918A (en) | Vertical channel field effect transistor | |
| US4677451A (en) | Vertical channel field effect transistor | |
| EP0812020B1 (en) | Field effect transisor with reduced delay variation | |
| JPH04247626A (ja) | 半導体装置 | |
| JPH0469435B2 (ja) | ||
| US4672423A (en) | Voltage controlled resonant transmission semiconductor device | |
| JP2978504B2 (ja) | Ｍｏｓトランジスタ | |
| JPS59204280A (ja) | 縦型ｍｏｓトランジスタ | |
| JPS6041464B2 (ja) | メモリセル | |
| JPH0380569A (ja) | 薄膜トランジスタ | |
| JPH0677258A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US4047216A (en) | High speed low capacitance charge coupled device in silicon-sapphire | |
| JPH0353775B2 (ja) | ||
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JPH0795599B2 (ja) | 電界効果半導体装置 |