JPH04247665A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
- Publication number
- JPH04247665A JPH04247665A JP1351391A JP1351391A JPH04247665A JP H04247665 A JPH04247665 A JP H04247665A JP 1351391 A JP1351391 A JP 1351391A JP 1351391 A JP1351391 A JP 1351391A JP H04247665 A JPH04247665 A JP H04247665A
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- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- conductivity type
- layer
- base region
- Prior art date
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、チャネル長を短くす
ることができ高速スイッチング動作などに好適な縦型電
界効果トランジスタの製造方法に関する。
ることができ高速スイッチング動作などに好適な縦型電
界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の縦型電界効果トランジスタの製造
方法としては、例えば図３に示すような工程によって製
造されている。
方法としては、例えば図３に示すような工程によって製
造されている。
【０００３】まず図（ａ）に示すように、高濃度Ｎ型基
板１上に低濃度Ｎ型エピタキシャル層２を成長させて第
１導電型の半導体を形成し、次に図（ｂ）に示すように
、上記第１導電型の半導体の低濃度Ｎ型エピタキシャル
層２上にゲート絶縁膜層３´を０．０５〜０．１μｍの
層厚に、また例えば多結晶シリコンよりなるゲート電極
層７を約０．５μｍの層厚として形成する。
板１上に低濃度Ｎ型エピタキシャル層２を成長させて第
１導電型の半導体を形成し、次に図（ｂ）に示すように
、上記第１導電型の半導体の低濃度Ｎ型エピタキシャル
層２上にゲート絶縁膜層３´を０．０５〜０．１μｍの
層厚に、また例えば多結晶シリコンよりなるゲート電極
層７を約０．５μｍの層厚として形成する。
【０００４】次いで図（ｃ）に示すように、ＰＥＰ（Ｐ
ｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）
技術により上記ゲート電極層７およびゲート絶縁膜層３
´に拡散用窓５を形成し、この拡散用窓５よりボロンを
ドーズ量１０１３〜１０１４ｃｍ−２注入して拡散させ
、Ｐ型ベース領域６を形成する。
ｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）
技術により上記ゲート電極層７およびゲート絶縁膜層３
´に拡散用窓５を形成し、この拡散用窓５よりボロンを
ドーズ量１０１３〜１０１４ｃｍ−２注入して拡散させ
、Ｐ型ベース領域６を形成する。
【０００５】次に図（ｄ）に示すように、上記工程にお
いてＰＥＰ技術により形成したＰ型ベース領域６上の所
定位置にレジスト１０を形成し、このレジスト１０をマ
スクとしてヒ素をドーズ量約１０１５ｃｍ−２注入して
拡散させ、上記Ｐ型ベース領域６内に高濃度Ｎ型ソース
領域１１を形成する。
いてＰＥＰ技術により形成したＰ型ベース領域６上の所
定位置にレジスト１０を形成し、このレジスト１０をマ
スクとしてヒ素をドーズ量約１０１５ｃｍ−２注入して
拡散させ、上記Ｐ型ベース領域６内に高濃度Ｎ型ソース
領域１１を形成する。
【０００６】この時、上記Ｐ型ベース領域６と高濃度Ｎ
型ソース領域１１の横方向拡散長差によってチャネルが
形成される。
型ソース領域１１の横方向拡散長差によってチャネルが
形成される。
【０００７】そして図（ｅ）に示すように、上記レジス
ト１０を除去した後にゲート電極７´を被覆するように
層間絶縁膜層１２を１〜２μｍの層厚に形成し、ＰＥＰ
技術によりコンタクト用窓１２´を形成した後、高濃度
Ｎ型ソース領域１１と接続するようにコンタクト用窓１
２´上にソース電極層１３を１〜４μｍの層厚に形成し
、縦型電界効果トランジスタを得る。
ト１０を除去した後にゲート電極７´を被覆するように
層間絶縁膜層１２を１〜２μｍの層厚に形成し、ＰＥＰ
技術によりコンタクト用窓１２´を形成した後、高濃度
Ｎ型ソース領域１１と接続するようにコンタクト用窓１
２´上にソース電極層１３を１〜４μｍの層厚に形成し
、縦型電界効果トランジスタを得る。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の縦型電界効果トランジスタにおいては、二重
拡散によりチャネルを形成するので、チャネルの横方向
不純物分布は図４（ａ）に示すような状態になり、第１
導電型の半導体である基板側になるほどその濃度が低下
する。
うな従来の縦型電界効果トランジスタにおいては、二重
拡散によりチャネルを形成するので、チャネルの横方向
不純物分布は図４（ａ）に示すような状態になり、第１
導電型の半導体である基板側になるほどその濃度が低下
する。
【０００９】このため、チャネル長を短くした場合には
基板側からチャネル内に空乏層が伸び、この影響により
短チャネル現象やパンチスルーといった不具合が生じる
。
基板側からチャネル内に空乏層が伸び、この影響により
短チャネル現象やパンチスルーといった不具合が生じる
。
【００１０】それ故、従来はチャネル長Ｌを短くするに
はＬ約１．０μｍ程度が限界であるとされており、チャ
ネル抵抗の低減化には限界があるため、高周波化に伴う
高速スイッチング動作などの要請に充分に応じられない
という問題を有していた。
はＬ約１．０μｍ程度が限界であるとされており、チャ
ネル抵抗の低減化には限界があるため、高周波化に伴う
高速スイッチング動作などの要請に充分に応じられない
という問題を有していた。
【００１１】この発明は、上記したような従来の問題に
鑑みてなされたものであり、その目的とするところは、
特にチャネルとなるベース領域の横方向不純物分布を均
一化させることにより、容易にチャネル長を短くするこ
とが可能な縦型電界効果トランジスタの製造方法を提供
することにある。
鑑みてなされたものであり、その目的とするところは、
特にチャネルとなるベース領域の横方向不純物分布を均
一化させることにより、容易にチャネル長を短くするこ
とが可能な縦型電界効果トランジスタの製造方法を提供
することにある。
【００１２】
【課題を解決するための手段】この発明は、上記のよう
な目的を達成するために、第１導電型の半導体主表面上
に積層されると共にパターニングされた絶縁膜層をマス
クとし、かつ拡散用窓を介して露出された上記第１導電
型の半導体主表面上に不純物を注入して第２導電型ベー
ス領域を形成する工程と、第２導電型ベース領域が形成
された上記第１導電型の半導体主表面上にゲート絶縁膜
層とゲート電極層を逐次形成し、かつ上記工程における
パターニングによって形成された絶縁膜層の断差によっ
て生じているゲート電極層の断差部の側壁に自己整合的
に絶縁膜層を形成する工程と、自己整合的に形成された
上記絶縁膜層をマスクとして不要なゲート電極層をエッ
チングして所定領域のゲート電極を形成すると共に、第
２導電型ベース領域上の上記ゲート電極層を除去して拡
散用窓を形成する工程と、上記拡散用窓を介して不純物
を注入し上記第２導電型ベース領域内に高濃度ソース領
域を形成し、かつこの高濃度ソース領域と接続されると
共に上記ゲート電極に対しては層間絶縁膜を介して絶縁
されたソース電極層を積層形成する工程と、を有するこ
とを特徴とする。
な目的を達成するために、第１導電型の半導体主表面上
に積層されると共にパターニングされた絶縁膜層をマス
クとし、かつ拡散用窓を介して露出された上記第１導電
型の半導体主表面上に不純物を注入して第２導電型ベー
ス領域を形成する工程と、第２導電型ベース領域が形成
された上記第１導電型の半導体主表面上にゲート絶縁膜
層とゲート電極層を逐次形成し、かつ上記工程における
パターニングによって形成された絶縁膜層の断差によっ
て生じているゲート電極層の断差部の側壁に自己整合的
に絶縁膜層を形成する工程と、自己整合的に形成された
上記絶縁膜層をマスクとして不要なゲート電極層をエッ
チングして所定領域のゲート電極を形成すると共に、第
２導電型ベース領域上の上記ゲート電極層を除去して拡
散用窓を形成する工程と、上記拡散用窓を介して不純物
を注入し上記第２導電型ベース領域内に高濃度ソース領
域を形成し、かつこの高濃度ソース領域と接続されると
共に上記ゲート電極に対しては層間絶縁膜を介して絶縁
されたソース電極層を積層形成する工程と、を有するこ
とを特徴とする。
【００１３】
【作用】この発明による縦型電界効果トランジスタにあ
っては、チャネルの横方向不純物分布はその表面濃度分
布がはほぼ均一となり、ベース内への基板側からの空乏
層の伸びが抑えられると共に、チャネル長はゲート電極
層の段差部に自己整合的に形成された絶縁膜の幅によっ
て決定することができるので、短チャンネル現象などを
抑制し容易にチャネル長を短くすることができる縦型電
界効果トランジスタを提供することができる。
っては、チャネルの横方向不純物分布はその表面濃度分
布がはほぼ均一となり、ベース内への基板側からの空乏
層の伸びが抑えられると共に、チャネル長はゲート電極
層の段差部に自己整合的に形成された絶縁膜の幅によっ
て決定することができるので、短チャンネル現象などを
抑制し容易にチャネル長を短くすることができる縦型電
界効果トランジスタを提供することができる。
【００１４】
【実施例】以下、この発明の実施例を図面に基づいて詳
細に説明する。
細に説明する。
【００１５】図１はこの発明の一実施例を示す製造工程
の説明図である。
の説明図である。
【００１６】なお、この実施例においては従来と同一部
材は同一符号を付して説明する。
材は同一符号を付して説明する。
【００１７】図１（ａ）
まず、高濃度Ｎ型基板１上に低濃度Ｎ型エピタキシャル
層２を成長させ、第１導電型の半導体を形成する。
層２を成長させ、第１導電型の半導体を形成する。
【００１８】図１（ｂ）
上記第１導電型の半導体の低濃度Ｎ型エピタキシャル層
２上に、絶縁膜層として酸化膜層３を０．５〜１．５μ
ｍの層厚で、また例えば窒化シリコンよりなる窒化膜層
４を約１μｍの層厚に形成する。
２上に、絶縁膜層として酸化膜層３を０．５〜１．５μ
ｍの層厚で、また例えば窒化シリコンよりなる窒化膜層
４を約１μｍの層厚に形成する。
【００１９】図１（ｃ）
ＰＥＰ技術により上記窒化膜層４および酸化膜層３をパ
ターンニングしてエッチングすることにより、拡散用窓
５を形成する。引き続き、この拡散用窓５よりボロンを
ドーズ量１０１３〜１０１４ｃｍ−２注入し拡散させる
ことによりＰ型ベース領域６を形成するのであるが、こ
の際Ｐ型ベース領域６が拡散用窓５の全域に露出するよ
うに拡散用窓５を形成し、したがってＰ型ベース領域６
における不純物の表面濃度はほぼ均一に分布される。
ターンニングしてエッチングすることにより、拡散用窓
５を形成する。引き続き、この拡散用窓５よりボロンを
ドーズ量１０１３〜１０１４ｃｍ−２注入し拡散させる
ことによりＰ型ベース領域６を形成するのであるが、こ
の際Ｐ型ベース領域６が拡散用窓５の全域に露出するよ
うに拡散用窓５を形成し、したがってＰ型ベース領域６
における不純物の表面濃度はほぼ均一に分布される。
【００２０】図１（ｄ）
例えばＣＤＥのような等方性エッチングにより、酸化膜
３をエッチングして拡散用窓５´を形成する。この時、
拡散用窓５´はＰ型ベース領域６がすべて低濃度Ｎ型エ
ピタキシャル層２の表面に露出するように形成させる。
３をエッチングして拡散用窓５´を形成する。この時、
拡散用窓５´はＰ型ベース領域６がすべて低濃度Ｎ型エ
ピタキシャル層２の表面に露出するように形成させる。
【００２１】図１（ｅ）
上記酸化膜３は残存させると共に窒化膜層４を除去した
後、上記酸化膜３に連なるようにゲート絶縁膜３´を拡
散用窓５´上に０．０５〜０．１μｍの層厚で形成し、
次いで例えば多結晶シリコンよりなるゲート電極層７を
上記酸化膜３，ゲート絶縁膜３´上に約１０．５μｍの
層厚で積層形成する。
後、上記酸化膜３に連なるようにゲート絶縁膜３´を拡
散用窓５´上に０．０５〜０．１μｍの層厚で形成し、
次いで例えば多結晶シリコンよりなるゲート電極層７を
上記酸化膜３，ゲート絶縁膜３´上に約１０．５μｍの
層厚で積層形成する。
【００２２】図１（ｆ）
図示しないがＣＶＤ法等により１．０〜２μｍの層厚の
絶縁膜層（例えばＳｉＯ２ ）を形成した後、ＲＩＥ等
の異方性エッチングによりエッチングを施してゲート電
極層７の段差部である側壁に自己整合的に絶縁膜８を形
成する。
絶縁膜層（例えばＳｉＯ２ ）を形成した後、ＲＩＥ等
の異方性エッチングによりエッチングを施してゲート電
極層７の段差部である側壁に自己整合的に絶縁膜８を形
成する。
【００２３】図１（ｇ）
自己整合的に形成された上記絶縁膜８をマスクとしてゲ
ート電極層７をＲＩＥ等の異方性エッチングによりエッ
チングして除去し、ゲート電極７´を形成すると共に拡
散用窓９を形成する。
ート電極層７をＲＩＥ等の異方性エッチングによりエッ
チングして除去し、ゲート電極７´を形成すると共に拡
散用窓９を形成する。
【００２４】図１（ｈ）
以下の工程は従来の製造方法と同様である。すなわち、
ＰＥＰ技術によりレジスト１０をＰ型ベース領域６の所
定領域に形成し、このレジスト１０をマスクとしてヒ素
をドーズ量約１０１５ｃｍ−２注入して拡散させ、上記
Ｐ型ベース領域６内に高濃度Ｎ型ソース領域１１を形成
する。
ＰＥＰ技術によりレジスト１０をＰ型ベース領域６の所
定領域に形成し、このレジスト１０をマスクとしてヒ素
をドーズ量約１０１５ｃｍ−２注入して拡散させ、上記
Ｐ型ベース領域６内に高濃度Ｎ型ソース領域１１を形成
する。
【００２５】図１（ｉ）
上記レジスト１０を除去した後、ゲート電極７´を被覆
するように層間絶縁膜１２を形成し、ＰＥＰ技術により
コンタクト用窓１２´を形成すると共にこのコンタクト
用窓１２´上にソース電極１３を１〜４μｍの層厚に形
成し、縦型電界効果トランジスタを作製する。
するように層間絶縁膜１２を形成し、ＰＥＰ技術により
コンタクト用窓１２´を形成すると共にこのコンタクト
用窓１２´上にソース電極１３を１〜４μｍの層厚に形
成し、縦型電界効果トランジスタを作製する。
【００２６】この実施例によれば、図１（ｃ）に示すよ
うな不純物の注入方法によりチャネルの横方向不純物分
布は、その表面濃度分布状態を図４（ｂ）に示すように
ほぼ均一とすることができベース領域６内への基板２側
からの空乏層の伸びを抑えることができると共に、図１
（ｆ）に示すようにチャネル長は自己整合的に形成され
る絶縁膜８の幅によって決定することができるので、短
チャンネル現象などを抑制し容易にチャネル長を短くす
ることができる縦型電界効果トランジスタを提供するこ
とができる。
うな不純物の注入方法によりチャネルの横方向不純物分
布は、その表面濃度分布状態を図４（ｂ）に示すように
ほぼ均一とすることができベース領域６内への基板２側
からの空乏層の伸びを抑えることができると共に、図１
（ｆ）に示すようにチャネル長は自己整合的に形成され
る絶縁膜８の幅によって決定することができるので、短
チャンネル現象などを抑制し容易にチャネル長を短くす
ることができる縦型電界効果トランジスタを提供するこ
とができる。
【００２７】次に、図２により他の実施例を説明する。
【００２８】図２（ａ）
まず、高濃度Ｎ型基板１上に低濃度Ｎ型エピタキシャル
層２を成長させ、第１導電型の半導体を形成する。
層２を成長させ、第１導電型の半導体を形成する。
【００２９】図２（ｂ）
上記第１導電型の半導体の低濃度Ｎ型エピタキシャル層
２上に、ゲート絶縁膜３´を０．０５〜０．１μｍの層
厚で、また例えば窒化シリコンよりなる耐酸化性膜層４
´を約１μｍの層厚に逐次形成する。
２上に、ゲート絶縁膜３´を０．０５〜０．１μｍの層
厚で、また例えば窒化シリコンよりなる耐酸化性膜層４
´を約１μｍの層厚に逐次形成する。
【００３０】図２（ｃ）
ＰＥＰ技術により上記ゲート絶縁膜３´、および耐酸化
性膜層４´をエッチングすることにより拡散用窓１５を
形成し、この拡散用窓１５よりヒ素をドーズ量約１０１
５ｃｍ−２注入して拡散し高濃度Ｎ型領域１４を形成す
る。
性膜層４´をエッチングすることにより拡散用窓１５を
形成し、この拡散用窓１５よりヒ素をドーズ量約１０１
５ｃｍ−２注入して拡散し高濃度Ｎ型領域１４を形成す
る。
【００３１】図２（ｄ）
熱酸化処理を施すことにより、上記拡散用窓１５内に酸
化膜３を０．５〜１．５μｍの層厚で形成させる。
化膜３を０．５〜１．５μｍの層厚で形成させる。
【００３２】図２（ｅ）
酸化膜３は残存させると共に耐酸化性膜層４´を除去し
た後、上記酸化膜３をマスクとしてボロンをドーズ量１
０１３〜１０１４ｃｍ−２注入して拡散させることによ
り、Ｐ型ベース領域６を形成する。
た後、上記酸化膜３をマスクとしてボロンをドーズ量１
０１３〜１０１４ｃｍ−２注入して拡散させることによ
り、Ｐ型ベース領域６を形成する。
【００３３】図２（ｆ）
例えば多結晶シリコンよりなるゲート電極７´を約０．
５μｍの層厚で形成し、ＣＶＤ法等により１．０〜２．
０μｍの層厚の絶縁膜層（例えばＳｉＯ２ ）を形成し
た後、ＲＩＥ等の異方性エッチングによりエッチングを
施してゲート電極層７の段差部である側壁に自己整合的
に絶縁膜８を形成する。
５μｍの層厚で形成し、ＣＶＤ法等により１．０〜２．
０μｍの層厚の絶縁膜層（例えばＳｉＯ２ ）を形成し
た後、ＲＩＥ等の異方性エッチングによりエッチングを
施してゲート電極層７の段差部である側壁に自己整合的
に絶縁膜８を形成する。
【００３４】図２（ｇ）
自己整合的に形成された上記絶縁膜８をマスクとしてゲ
ート電極層７をＲＩＥ等の異方性エッチングによりエッ
チングして除去し、ゲート電極７´を形成すると共に拡
散用窓９を形成する。
ート電極層７をＲＩＥ等の異方性エッチングによりエッ
チングして除去し、ゲート電極７´を形成すると共に拡
散用窓９を形成する。
【００３５】図２（ｈ）
以下の工程は従来の製造方法と同様である。すなわち、
ＰＥＰ技術によりレジスト１０をＰ型ベース領域６の所
定領域に形成し、このレジスト１０をマスクとしてヒ素
をドーズ量約１０１５ｃｍ−２注入して拡散させ、上記
Ｐ型ベース領域６内に高濃度Ｎ型ソース領域１１を形成
する。
ＰＥＰ技術によりレジスト１０をＰ型ベース領域６の所
定領域に形成し、このレジスト１０をマスクとしてヒ素
をドーズ量約１０１５ｃｍ−２注入して拡散させ、上記
Ｐ型ベース領域６内に高濃度Ｎ型ソース領域１１を形成
する。
【００３６】図２（ｉ）
上記レジスト１０を除去した後、ゲート電極７´を被覆
するように層間絶縁膜１２を形成し、ＰＥＰ技術により
コンタクト用窓１２´を形成すると共にこのコンタクト
用窓１２´上にソース電極１３を１〜４μｍの層厚に形
成し、縦型電界効果トランジスタを作製する。
するように層間絶縁膜１２を形成し、ＰＥＰ技術により
コンタクト用窓１２´を形成すると共にこのコンタクト
用窓１２´上にソース電極１３を１〜４μｍの層厚に形
成し、縦型電界効果トランジスタを作製する。
【００３７】この実施例により作製された縦型電界効果
トランジスタのチャネル横方向不純物分布を、図４（ｃ
）に示す。
トランジスタのチャネル横方向不純物分布を、図４（ｃ
）に示す。
【００３８】同図より明らかなように、ベース領域６の
横方向に予め高濃度Ｎ型領域１４が形成されているので
、不純物の横方向拡散が規制されチャネルの表面濃度は
より均一となり短チャネル現象が抑制され、チャネル長
が１μｍ以下に短くできる。
横方向に予め高濃度Ｎ型領域１４が形成されているので
、不純物の横方向拡散が規制されチャネルの表面濃度は
より均一となり短チャネル現象が抑制され、チャネル長
が１μｍ以下に短くできる。
【００３９】
【発明の効果】以上説明したように、この発明に係る縦
型電界効果トランジスタの製造方法によれば、チャネル
の横方向不純物分布はその表面濃度分布状態をほぼ均一
とすることができるので、ベース領域内への空乏層の伸
びを抑えることができる。
型電界効果トランジスタの製造方法によれば、チャネル
の横方向不純物分布はその表面濃度分布状態をほぼ均一
とすることができるので、ベース領域内への空乏層の伸
びを抑えることができる。
【００４０】また、チャネル長は自己整合的に形成され
る絶縁膜の幅によって決定することができるので、短チ
ャンネル現象などを容易に抑制すると共にチャンネル抵
抗を低減することができ、チャネル長を短くすることが
できる縦型電界効果トランジスタを提供することができ
る。
る絶縁膜の幅によって決定することができるので、短チ
ャンネル現象などを容易に抑制すると共にチャンネル抵
抗を低減することができ、チャネル長を短くすることが
できる縦型電界効果トランジスタを提供することができ
る。
【図１】この発明の一実施例を示す製造工程の説明図。
【図２】この発明の他の実施例を示す製造工程の説明図
。
。
【図３】従来の縦型電界トランジスタの製造工程の一例
を示す説明図図。
を示す説明図図。
【図４】縦型電界トランジスタにおけるチャネル横方向
不純物濃度の分布状態を示す説明図である。
不純物濃度の分布状態を示す説明図である。
１ 高濃度Ｎ型基板
２ 低濃度Ｎ型エピタキシャル層５
拡散用窓 ６ Ｐ型ベース領域 ７ ゲート電極層 ７´ ゲート電極 １１ 高濃度Ｎ型ソース領域 １２ 層間絶縁膜層 １２´ コンタクト用窓 １３ ソース電極層
拡散用窓 ６ Ｐ型ベース領域 ７ ゲート電極層 ７´ ゲート電極 １１ 高濃度Ｎ型ソース領域 １２ 層間絶縁膜層 １２´ コンタクト用窓 １３ ソース電極層
Claims (1)
- 【請求項１】第１導電型の半導体主表面上に積層される
と共にパターニングされた絶縁膜層をマスクとし、かつ
拡散用窓を介して露出された上記第１導電型の半導体主
表面上に不純物を注入して第２導電型ベース領域を形成
する工程と、第２導電型ベース領域が形成された上記第
１導電型の半導体主表面上にゲート絶縁膜層とゲート電
極層を逐次形成し、かつ上記工程におけるパターニング
によって形成された絶縁膜層の断差によって生じている
ゲート電極層の断差部の側壁に自己整合的に絶縁膜層を
形成する工程と、自己整合的に形成された上記絶縁膜層
をマスクとして不要なゲート電極層をエッチングして所
定領域のゲート電極を形成すると共に、第２導電型ベー
ス領域上の上記ゲート電極層を除去して拡散用窓を形成
する工程と、上記拡散用窓を介して不純物を注入し上記
第２導電型ベース領域内に高濃度ソース領域を形成し、
かつこの高濃度ソース領域と接続されると共に上記ゲー
ト電極に対しては層間絶縁膜を介して絶縁されたソース
電極層を積層形成する工程と、を有することを特徴とし
た縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1351391A JPH04247665A (ja) | 1991-02-04 | 1991-02-04 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1351391A JPH04247665A (ja) | 1991-02-04 | 1991-02-04 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247665A true JPH04247665A (ja) | 1992-09-03 |
Family
ID=11835231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1351391A Withdrawn JPH04247665A (ja) | 1991-02-04 | 1991-02-04 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269720A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体素子及びその製造方法 |
-
1991
- 1991-02-04 JP JP1351391A patent/JPH04247665A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269720A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体素子及びその製造方法 |
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